JPH04251975A

JPH04251975A - 半導体装置

Info

Publication number: JPH04251975A
Application number: JP3000988A
Authority: JP
Inventors: Shoichiro Kawashima; 将一郎川嶋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-01-09
Filing date: 1991-01-09
Publication date: 1992-09-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に関し、特
に新規な動作原理に基づき、高集積化に適した構成を有
する半導体装置に関する。

【０００２】本明細書において、「多結晶」とは、特に
断らない限り、アモルファス（非晶質）を含む用語とす
る。

【０００３】

【従来の技術】従来、トランジスタとしては、主にバイ
ポーラトランジスタと電界効果トランジスタ（ＦＥＴ）
が用いられている。高集積化半導体装置においては、特
に絶縁ゲート型ＦＥＴが広く利用されている。

【０００４】図２を参照して従来の技術を説明する。図
２（Ａ）は、従来の技術による絶縁ゲート型ＦＥＴの構
造を概略的に示す。ｐ−　型基板６１の表面に、チャネ
ル領域６４を挾んで一対のｎ型領域６２、６３が形成さ
れ、ソース／ドレイン領域を形成する。基板６１の上に
、絶縁膜６６を介してゲート電極６７が形成される。このゲート電極６７に印加される電圧によって、チャネ
ル領域６４が制御され、ソース／ドレイン領域６２と６
３の間の電流通路が制御される。

【０００５】図２（Ｂ）は、図２（Ａ）に示すＦＥＴの
動作を概略的に説明するための図である。ソース領域６
２が接地され、ドレイン領域６３に正電位が印加される
。この状態では、ドレイン領域６３の周囲のｐｎ接合は
逆バイアスされるので、空乏層６５がドレイン領域６３
の周囲に形成される。

【０００６】ゲート電極６７に正電位を印加すると、こ
の正電位によってチャネル領域６４の正孔は排斥され、
電子は引き付けられる。このようにして、チャネル領域
６４にｎチャネルが形成される。このｎチャネルがソー
ス領域６２とドレイン領域６３を接続すると、ソース−
ドレイン間に電流が流れる。

【０００７】なお、図２（Ａ）、（Ｂ）においては、ｎ
チャネルＦＥＴの場合を示したが、各領域の導電型を反
転することによってｐチャネルＦＥＴが形成される。ｐ
チャネルＦＥＴの場合は、印加する電圧の極性も反転す
る。

【０００８】フリップフロップ（ＦＦ）は、基本的には
４つのトランジスタを襷掛け配線することによって構成
される。また、ＳＲＡＭのメモリ素子は、ＦＦの相互接
続点にそれぞれトランスファゲートを接続した形状を有
する。

【０００９】基本的に、ＦＦでは４つのトランジスタ、
ＳＲＡＭでは６つのトランジスタが用いられる。これら
の論理素子は、できるだけ狭い面積に形成することが高
集積化の面から要求される。

【００１０】図２（Ｃ）は、高集積化を計ったＳＲＡＭ
セル構造の例を示す。トランジスタＴ１１とＴ１２とは
接続ノードＮ１で直列に接続され、トランジスタＴ１３
とＴ１４とは接続ノードＮ２で直列に接続されている。これらの接続ノードＮ１とＮ２とは、トランスファゲー
トＴ１５とＴ１６を介して外部に導出されている。また
、ノードＮ１は、トランジスタＴ１３とＴ１４のゲート
に接続され、ノードＮ２はトランジスタＴ１１とＴ１２
のゲートに接続されている。

【００１１】本構造においては、集積度を向上させるた
め、トランジスタＴ１１とＴ１３とは多結晶シリコンを
用いた薄膜トランジスタで形成されている。すなわち、
半導体基板内にはトランジスタＴ１２、Ｔ１４およびＴ
１５、Ｔ１６が形成され、負荷トランジスタＴ１１とＴ
１３とは半導体基板上に形成された多結晶シリコン薄膜
内に形成される。

【００１２】このようにして、立体構造を採用すること
により、集積度の向上を計っている。

【００１３】

【発明が解決しようとする課題】従来の技術によれば、
１つのＦＥＴには３つの電極領域、すなわちソース、ド
レイン、ゲートが必要であった。ｎ個のトランジスタを
形成するためには、３ｎ個の電極領域が必要であった。

【００１４】本発明の目的は、簡略化した構造を有する
半導体装置を提供することである。本発明の他の目的は
、ペアトランジスタ構造において、１つの領域を２つの
機能を果たすように利用することにより、構造を簡略化
した半導体装置を提供することである。

【００１５】

【課題を解決するための手段】本発明の半導体装置は、
第１のレベルに配置され、高抵抗率の半導体で形成され
た第１のチャネル領域とその両側に配置された第１対の
低抵抗率の電流端子領域とを含む第１の電流通路と、第
１のレベルと近接した第２のレベルに配置され、高抵抗
率の半導体で形成された第２のチャネル領域とその両側
に配置された第２対の低抵抗率の電流端子領域とを含む
第２の電流通路と、第１の電流通路と第２の電流通路を
電気的に分離する手段とを含み、第１チャネル領域と第
２対の電流端子領域の１つが近接配置され、第２チャネ
ル領域と第１対の電流端子領域の１つが近接配置され、
第１の電流通路と前記第２の電流通路が相互に電界を介
して相互作用するトランジスタ対を形成する。

【００１６】

【作用】第１チャネル領域には、第２対の電流端子領域
の１つが近接配置され、電流端子領域の電圧によって、
第１チャネル領域が制御される。また、第２チャネル領
域は、第１対の電流端子領域の１つに近接配置され、そ
の電圧によって制御される。

【００１７】このように、一方の電流通路の電流端子領
域が他方の電流通路のチャネル領域に対して、ゲート電
極として機能する。このため、トランジスタ対が簡単な
構成で形成される。

【００１８】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は、本発明の実施例によるペアトランジスタ
を示す。

【００１９】図１（Ａ）は、ペアトランジスタの構成を
概略的に示す。第１のレベルに、高抵抗率の半導体で形
成された第１のチャネル領域２と、その両側に配置され
た低抵抗率のｐ型電流端子領域１、３とが配置されてい
る。また、この第１のレベルと近接した第２のレベルに
高抵抗率の半導体で形成された第２のチャネル領域７と
、その両側に配置された低抵抗率のｎ型電流端子領域６
、８とが形成されている。

【００２０】第１のチャネル領域２は、ｎ型電流端子領
域６に近接配置され、その電圧によって電界制御される
。また、第２のチャネル領域７はｐ型電流端子領域１に
近接配置され、その電圧によって電界制御される。

【００２１】第１のチャネル領域２と、その両側のｐ型
電流端子領域１、３および第２の電流通路の一方の電流
端子領域６によって１つのトランジスタ構造が形成され
る。また、第２のチャネル領域７およびその両側のｎ型
領域６、７、および第１の電流通路の一方の電流端子領
域１によって、もう１つのトランジスタ構造が形成され
る。

【００２２】このようにして、高抵抗率のチャネル領域
と、その両側の１対の電流端子領域とを含む電流通路を
２つ形成することにより、２つのトランジスタ構造を形
成することができる。この２つのレベルの電流通路を５
、１０で示す。

【００２３】図１（Ｂ）は、図１（Ａ）に示すペアトラ
ンジスタの動作の例を示す。ｐ型領域１を正電位に接続
し、他のｐ型領域３を負荷Ｌ１を介して負電位に接続す
る。また、ｎ型領域６を負電位に接続し、他のｎ型領域
８を負荷Ｌ２を介して正電位に接続する。このような構
成においては、ｎ型領域６は、チャネル領域２に対して
負の電圧を有する。このため、ｎ型領域６からチャネル
領域２に及ぶ電界の作用により、チャネル領域２表面に
ｐチャネル４が誘起される。

【００２４】同様に、ｐ型領域１は、チャネル領域７に
対して正の電位を有する。このため、ｐ型領域１からの
電界の作用により、チャネル領域７表面にｎチャネル９
が誘起される。

【００２５】このようにして、図示の構成においては、
両電流通路５、１０は導通する。なお、負荷を抵抗で図
示したが、トランジスタ等、他の形態の負荷を用いるこ
ともできる。

【００２６】このようなペアトランジスタは、種々の形
態で実現することができる。図１（Ｃ）は、ペアトラン
ジスタ実現の１つの形態を示す。半導体基板７０の表面
領域に、チャネル領域７を挾んで１対の電流端子領域６
、８を形成する。半導体基板７０表面には絶縁膜７６を
形成し、その上に多結晶半導体膜７８を形成する。この
多結晶半導体膜７８内に、チャネル領域２およびその両
側の電流端子領域１、３を形成する。各領域の配置は、
図１（Ａ）に示したように、チャネル領域に隣接して他
の電流通路の一方の電流端子領域が配置されるようにす
る。

【００２７】図１（Ｄ）は、ペアトランジスタ実現の他
の形態を示す。半導体または絶縁体の基板７０の上に、
絶縁膜７２を介して第１の多結晶半導体膜７４を形成す
る。その上、さらに絶縁膜７６を介して第２の多結晶半
導体膜７８を形成する。これら２つの多結晶半導体膜７
４、７８に、それぞれ電流通路を形成する。すなわち、
第１の多結晶半導体膜７４に、チャネル領域７およびそ
の両側の電流端子領域６、８を形成し、第２の多結晶半
導体膜７８にチャネル領域２およびその両側の電流端子
領域１、３を形成する。各領域の整合関係は、図１（Ａ
）、（Ｃ）同様とする。

【００２８】上述のペアトランジスタは、相関連して動
作する。このようなペアトランジスタを利用して形成す
る回路の例を図３に示す。図３は、本発明の実施例によ
るフリップフロップ回路の構成を示す。

【００２９】図３（Ａ）は、構成を示し、図３（Ｂ）は
その等価回路を示す。第１のレベルに配置された半導体
領域内にｎ型領域１１、１３、１５を高抵抗率のチャネ
ル領域１２、１４を挾むように形成する。図示の構成に
おいては、中央のｎ型領域１１から両側に向かう２つの
電流通路が形成される。この第１のレベルと近接した第
２のレベルに他の半導体層を配置し、チャネル領域２２
およびその両側のｐ型領域２１、２３ａからなる１つの
電流通路と、チャネル領域２７およびその両側のｐ型領
域２６、２３ｂからなる他の電流通路を形成する。ｐ型
領域２１は、チャネル領域１２に近接配置され、隣接す
るチャネル領域２２はｎ型領域１３に近接配置されるよ
うに配置する。また、チャネル領域２７はｎ型領域１５
に近接配置され、チャネル領域１４はｐ型領域２６に近
接配置されるように配置する。さらに、第１のレベルの
両側のｎ型領域１３、１５を第２のレベルの電流端子領
域２６、２１に、それぞれ接続する。このような接続を
形成すると、図３（Ａ）に示す構成は、図３（Ｂ）の等
価回路で示される回路となる。すなわち、第１のレベル
の２つのｎチャネル電流通路がｎチャネルトランジスタ
Ｔｒ１とＴｒ２とを形成し、第２のレベルの２つのｐチ
ャネル電流通路がｐチャネルトランジスタＴｒ３とＴｒ
４とを形成する。これらの４つのトランジスタは、相互
に襷駆け配線されて、フリップフロップ回路を構成して
いる。ｎチャネルトランジスタＴｒ１、Ｔｒ２の共通電
流端子を電圧Ｖｓｓに接続し、トランジスタＴｒ３、Ｔ
ｒ４の共通電流端子を電圧Ｖｃｃに接続する。

【００３０】ｎチャネルトランジスタＴｒ１と、ｐチャ
ネルトランジスタＴｒ４とが重ね合わされて配置され、
相互に関連して動作する。また、ｎチャネルトランジス
タＴｒ２と、ｐチャネルトランジスタＴｒ３が相互に重
ね合わされ、関連して動作する。なお、Ｎ１、Ｎ２は接
続ノードを示す。

【００３１】なお、フリップフロップ回路の接続ノード
にトランスファゲートを接続すると、ＳＲＡＭセルを形
成することができる。図４は、本発明の実施例によるＳ
ＲＡＭの第１の構成を示す。

【００３２】半導体基板表面、または基板上の半導体層
で形成された第１層に、図４（Ａ）に示すようなｎ型領
域、および高抵抗率領域を形成する。すなわち、ハッチ
ングの付された領域１１ａ、１３、１７はｎ型領域であ
り、それらの間に高抵抗率のチャネル領域１２、１６が
配置されている。また、ｎ型領域１１ｂ、１５、１９の
間には高抵抗率のチャネル領域１４、１８が配置されて
いる。すなわち、図４（Ａ）右側の構成によって２つの
電流通路が形成され、同様に左側の構成によって２つの
電流通路が形成される。

【００３３】第１層の上に、絶縁層を介して半導体の第
２層を形成する。第２層のパターンを図４（Ｂ）に示す
。ｐ型領域２３は、高抵抗率のチャネル領域２２、２７
を介してｐ型領域２１、２６に連続する。また、下方に
ｐ型領域２８が形成されている。

【００３４】図４（Ｂ）の構成においては、２つの電流
通路が形成されている。図４（Ａ）に示す第１層と、図
４（Ｂ）に示す第２層を図４（Ｃ）に示すように絶縁層
を挾んで積層配置する。第１層のチャネル領域１２、１
４の上には、第２層のｐ型領域２１、２６が配置され、
ゲートの機能を果たす。また、第２層のチャネル領域２
２、２７の下には、ｎ型領域１３、１５が配置され、ゲ
ートの機能を果たす。

【００３５】同様に、第１層のチャネル領域１６、１８
の上には、第２層のｐ型領域２８が配置され、ゲートの
機能を果たす。このように、絶縁層を挾んだ２層構成に
より、６つのトランジスタを含むＳＲＡＭセルの構成が
形成される。なお、図４（Ｃ）に示すノードＮ１とＮ２
の位置において、第１層と第２層は相互に接続される。

【００３６】図４（Ｃ）の構成で実現される回路は、図
３（Ｂ）に示した等価回路のノードＮ１、Ｎ２にトラン
スファゲートを接続したものである。図５は、本発明の
他の実施例によるＳＲＡＭの構成例を示す。

【００３７】図５（Ａ）は、第１層のパターンを示す。Ｎ型領域１１は、高抵抗率のチャネル領域１２、１４を
介して、ｎ型領域１３、１５に隣接配置される。また、
これらのｎ型領域１３、１５は、さらに高抵抗率のチャ
ネル領域１６、１８を介して、ｎ型領域１７、１９に隣
接配置されている。

【００３８】このようにして第１層の構成において、４
つの電流通路が形成されている。図５（Ｂ）は、第２層
のパターン例を示す。高抵抗率のチャネル領域２２の両
側には、ｐ型領域２１、２３ａが配置され、他の高抵抗
率のチャネル領域２７の両側にはｐ型領域２６、２３ｂ
が配置されている。また、これらの領域の下方に、ｐ型
領域２８が配置されている。

【００３９】図５（Ａ）に示す第１層と、図５（Ｂ）に
示す第２層を、図５（Ｃ）に示すように積層する。する
と、第１層のチャネル領域１２、１４の上には、第２層
のｐ型領域２１、２６が配置され、ゲートの役割を果た
す。また、チャネル領域１６、１８の上には、第２層の
ｐ型領域２８が配置され、ゲートの役割を果たす。

【００４０】第２層のチャネル領域２２、２７の下方に
は、第１層のｎ型領域１３、１５が配置され、ゲートの
機能を果たす。このようにして、図５（Ｃ）に示す積層
構造は、６つのトランジスタ構造を形成する。なお、図
中、Ｎ１、Ｎ２は、第１層と第２層を接続する接続ノー
ドを示す。

【００４１】図４（Ｃ）の構成においては、中央のｐ型
領域２３にＶｃｃ電圧を印加し、両端のｎ型領域１１ａ
、１１ｂに、電圧Ｖｓｓを印加する。図５（Ｃ）の構成
においては、中央のｎ型領域１１に電圧Ｖｓｓを印加し
、両端のｐ型領域２３ａ、２３ｂに、電圧Ｖｃｃを印加
する。どちらの配線パターンが好ましいかによって、図
４、図５の構成を選択することができる。

【００４２】以上、ｐチャネル電流通路の層と、ｎチャ
ネル電流通路の層を重ね合わせる場合を説明したが、本
発明はこの構成に限らない。図６は、本発明の他の実施
例によるペアトランジスタ（フリップフロップ）の構成
を示す。

【００４３】図６（Ａ）においては、高抵抗率チャネル
領域３２を挾んで、２つのｎ型領域３１、３３が１つの
レベルに配置され、このレベルに近接した他のレベルに
高抵抗率のチャネル領域３７を挾んで２つのｎ型領域３
６、３８が配置される。チャネル領域３７はｎ型領域３
３に近接配置され、チャネル領域３２はｎ型領域３８に
近接配置される。

【００４４】このようにして、ペアトランジスタを作成
した場合、図示のように上側の電流通路のｎ型領域３３
を負荷Ｌ１を介して正電位に接続し、下側の電流通路の
ｎ型領域３８を、同様に負荷Ｌ２を介して正電圧に接続
する。他方のｎ型領域３１、３６は、たとえば接地する
。

【００４５】このような接続を行なうと、ｎ型領域３３
の正電圧によってチャネル領域３７にｎチャネルが誘起
され、ｎ型領域３８の電圧は下がり、その接地レベルの
電圧によってチャネル領域３２はオフする。

【００４６】このようにして、チャネル領域３７を含む
トランジスタは導通し、チャネル領域３２を含むトラン
ジスタはオフする。また、チャネル３７がオフし、チャ
ネル３２が導通する安定状態も存在し、フリップフロッ
プを構成する。

【００４７】図６（Ｂ）は、ｐチャネルのペアトランジ
スタ構成を示す。図６（Ａ）同様に、高抵抗率のチャネ
ル領域４２を挾んで、２つのｐ型領域４１、４３が配置
され、他のレベルでは高抵抗率のチャネル領域４７を挾
んで２つのｐ型領域４６、４８が配置される。チャネル
領域４２は、ｐ型領域４８に近接配置され、チャネル領
域４７はｐ型領域４３に近接配置される。図６（Ａ）同
様に、第１の電流通路および第２の電流通路の一方の電
流端子を接地し、他方の電流端子を負荷Ｌ１およびＬ２
を介して負電源−Ｖに接続する。ｐ型領域４３に印加さ
れる負電圧によって、チャネル領域４７にｐチャネルが
誘起される。また、ｐ型領域４８が負電圧であればチャ
ネル４２は導通し、ｎ型と同様にフリップフロップを構
成する。

【００４８】以上、電圧を印加しない状態でオフの状態
にあり、ゲートに電圧を印加してチャネルを誘起し、導
通する型のトランジスタを説明した。本発明はこのよう
な型のトランジスタに限らない。

【００４９】図７に、本発明の他の実施例によるペアト
ランジスタを示す。図７（Ａ）は構成を示し、図７（Ｂ
）はその動作を示す。図７（Ａ）の構成において、ｐ型
領域５１、５３はｐチャネル５２を介して接続されてい
る。この電流通路は絶縁膜５５を介して、他の電流通路
上に配置されている。他の電流通路内では、ｎ型領域５
６、５８はｎチャネル５７を介して接続されている。ｐ
チャネル５２はｎ型領域５８上に配置され、ｎチャネル
５７はｐ型領域５３下に配置されている。

【００５０】このような構成を、図７（Ｂ）に示すよう
に電源に接続する。すなわち、ｐ型領域５３は負荷Ｌ１
を介して正電圧に接続され、他のｐ型領域５１は負電圧
に接続される。また、ｎ型領域５６は直接正電圧に接続
され、他のｎ型領域５８は負荷Ｌ２を介して負電圧に接
続される。

【００５１】ｐ型領域５３の電位は、ｎ型領域５６の電
圧よりも低くなり、したがってｎチャネル５７を空乏化
するように働く。また、ｎ型領域５８の電位はｐ型領域
５１よりも高く、したがってｐチャネル５２を空乏化す
るように働く。

【００５２】このようにして、図示の構成においては、
２つの電流通路は共にオフする。なお、図６、図７に示
すようなペアトランジスタを用いて、種々の回路を構成
することができることは当業者に自明であろう。

【００５３】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。

【００５４】

【発明の効果】以上説明したように、本発明によれば、
２つの電流端子領域がチャネル領域を挾んだ構成を１対
設けることにより、ペアトランジスタが構成される。

【００５５】簡単な構成でトランジスタ対を形成するこ
とができる。このため、半導体集積回路装置における集
積度向上が容易になる。

【図面の簡単な説明】

【図１】本発明の実施例を示す図である。図１（Ａ）は
構成を示し、図１（Ｂ）は動作を説明し、図１（Ｃ）は
１つの配置を示し、図１（Ｄ）は他の配置を示す。

【図２】従来の技術を示す図である。図２（Ａ）はＦＥ
Ｔの構造を示す断面図、図２（Ｂ）はＦＥＴの動作を説
明する概念図、図２（Ｃ）はＳＲＡＭの等価回路である
。

【図３】本発明の実施例によるフリップフロップ回路を
示す図である。図３（Ａ）は構成を示す概略図、図３（
Ｂ）はその等価回路である。

【図４】本発明の実施例によるＳＲＡＭの１つの形態を
示す図である。図４（Ａ）は第１層のパターンを示す平
面図、図４（Ｂ）は第２層のパターンを示す平面図、図
４（Ｃ）は第１層と第２層を積層したパターンを示す平
面図である。

【図５】本発明の他の実施例によるＳＲＡＭの形態を示
す図である。図５（Ａ）は第１層のパターンを示す平面
図、図５（Ｂ）は第２層のパターンを示す平面図、図５
（Ｃ）は第１層と第２層を積層したパターンを示す平面
図である。

【図６】本発明の他の実施例によるペアトランジスタ（
フリップフロップ）を示す図である。図６（Ａ）はその
１つの形態を示し、図６（Ｂ）は他の形態を示す。

【図７】本発明のさらに他の実施例によるペアトランジ
スタを示す図である。図７（Ａ）は構成を示し、図７（
Ｂ）はその動作を説明する概念図である。

【符号の説明】

１、３、６、８　　電流端子領域２、７　　チャネル領域

Claims

【特許請求の範囲】

【請求項１】　　第１のレベルに配置され、高抵抗率の
半導体で形成された第１のチャネル領域（２）とその両
側に配置された第１対の低抵抗率の電流端子領域（１、
３）とを含む第１の電流通路（５）と、第１のレベルと
近接した第２のレベルに配置され、高抵抗率の半導体で
形成された第２のチャネル領域（７）とその両側に配置
された第２対の低抵抗率の電流端子領域（６、８）とを
含む第２の電流通路（１０）と、第１の電流通路と第２
の電流通路を電気的に分離する手段とを含み、前記第１
チャネル領域（２）と前記第２対の電流端子領域の１つ
（６）が近接配置され、前記第２チャネル領域（７）と
前記第１対の電流端子領域の１つ（１）が近接配置され
、前記第１の電流通路（５）と前記第２の電流通路（１
０）が相互に電界を介して相互作用するトランジスタ対
を形成する半導体装置。
【請求項２】　　請求項１記載の半導体装置において、
さらに前記第１のレベルに配置され、高抵抗率の半導体
で形成された第３のチャネル領域とその両側に配置され
た第３対の低抵抗率の電流端子領域とを含む第３の電流
通路と、前記第２のレベルに配置され、高抵抗率の半導
体で形成された第４のチャネル領域とその両側に配置さ
れた第４対の低抵抗率の電流端子領域とを含む第４の電
流通路と、第３の電流通路と第４の電流通路を電気的に
分離する手段とを含み、前記第３チャネル領域と前記第
４対の電流端子領域の１つが近接配置され、前記第４チ
ャネル領域と前記第３対の電流端子領域の１つが近接配
置され、前記第３の電流通路と前記第４の電流通路が相
互に電界を介して相互作用するトランジスタ対を形成す
る半導体装置。
【請求項３】　　請求項２記載の半導体装置であって、
さらに前記第１の電流通路と前記第４の電流通路を接続
する手段と前記第３の電流通路と前記第２の電流通路を
接続する手段とを有し、前記第１〜第４の電流通路がフ
リップフロップ回路を構成する半導体装置。
【請求項４】　　請求項３記載の半導体装置であって、
前記第１対の電流端子領域の１つと前記第３対の電流端
子領域の１つが共通領域で形成されている半導体装置。
【請求項５】　　請求項３記載の半導体装置であって、
前記第２対の電流端子領域の１つと前記第４対の電流端
子領域の１つが共通領域で形成されている半導体装置。
【請求項６】　　前記第１のレベルが単結晶半導体基板
で構成され、前記第２のレベルが多結晶半導体膜で構成
された請求項１〜５のいずれかに記載の半導体装置。
【請求項７】　　前記第１および第２のレベルが共に多
結晶半導体膜で構成された請求項１〜５のいずれかに記
載の半導体装置。