JPH04251949A - フラット型ｉｃパッケージ - Google Patents
フラット型ｉｃパッケージInfo
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- JPH04251949A JPH04251949A JP1271491A JP1271491A JPH04251949A JP H04251949 A JPH04251949 A JP H04251949A JP 1271491 A JP1271491 A JP 1271491A JP 1271491 A JP1271491 A JP 1271491A JP H04251949 A JPH04251949 A JP H04251949A
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- Japan
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- leads
- package
- test
- electrical
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- Pending
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- 238000012360 testing method Methods 0.000 abstract description 28
- 239000000523 sample Substances 0.000 abstract description 14
- 239000011159 matrix material Substances 0.000 description 7
- 238000005476 soldering Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000004907 flux Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 2
- 241000272168 Laridae Species 0.000 description 1
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- 229910000679 solder Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明はフラット型ＩＣパッケージに関し
、特にフラット型ＩＣパッケージの本体構造に関するも
のである。
、特にフラット型ＩＣパッケージの本体構造に関するも
のである。
【０００２】
【従来技術】従来のこの種のフラット型ＩＣパッケージ
は図５にその斜視図を示す如く、本体１の上面部表面は
平坦な形状となっている。このパッケージ本体１の四方
からは複数のリード２が導出されており、図示せぬプリ
ント基板のパッドと夫々はんだ付けにて接続される。
は図５にその斜視図を示す如く、本体１の上面部表面は
平坦な形状となっている。このパッケージ本体１の四方
からは複数のリード２が導出されており、図示せぬプリ
ント基板のパッドと夫々はんだ付けにて接続される。
【０００３】このリード２はガルウィングと呼ばれる形
状であり、のこフラット型ＩＣパッケージば図８に示す
如きマトリクストレー６により収納される。
状であり、のこフラット型ＩＣパッケージば図８に示す
如きマトリクストレー６により収納される。
【０００４】この様なフラット型ＩＣパッケージの電気
検査を行うための金属端子はガルウィングリードのみで
あるために、フラット型ＩＣ単体の電気検査を行う場合
、図８に示したマトリクストレーに収納されたＩＣを、
バキュームを応用した搬送装置を用いて本体上面部を吸
着しつつＩＣテスタのテストプローブヘッド部へハンド
リングする必要がある。
検査を行うための金属端子はガルウィングリードのみで
あるために、フラット型ＩＣ単体の電気検査を行う場合
、図８に示したマトリクストレーに収納されたＩＣを、
バキュームを応用した搬送装置を用いて本体上面部を吸
着しつつＩＣテスタのテストプローブヘッド部へハンド
リングする必要がある。
【０００５】このとき、ＩＣの位置決めガイドやテスト
プローブピンとの接触力により、ある発生率をもってリ
ード２が変形するという欠点がある。
プローブピンとの接触力により、ある発生率をもってリ
ード２が変形するという欠点がある。
【０００６】また、プリント基板のパッドにはんだ付け
した後に電気検査を行う場合、図７（Ａ），（Ｂ）に示
す如くテストプローブピン４をリード２の先端上部に突
き当てて行うために、リード状面まではんだ８が吸上っ
ているリードの場合には、接触面が平坦ではなく、テス
トプローブピン４の変形が生じて接触不良の原因となる
。
した後に電気検査を行う場合、図７（Ａ），（Ｂ）に示
す如くテストプローブピン４をリード２の先端上部に突
き当てて行うために、リード状面まではんだ８が吸上っ
ているリードの場合には、接触面が平坦ではなく、テス
トプローブピン４の変形が生じて接触不良の原因となる
。
【０００７】更に、リード２の先端上面部にフラックス
９が上昇した場合には、絶縁による接触不良が発生する
という欠点がある。
９が上昇した場合には、絶縁による接触不良が発生する
という欠点がある。
【０００８】更にまた、ＩＣ単体の電気検査を行う場合
には、図６に示す如く、リード２をテストプローブピン
４の上面に当接させて、上からリード押え１０を用いて
電気的接触を良好とするようになっている。この場合、
リード押え１０による押圧力のために、リードの変形の
危険性が増大するという欠点がある。
には、図６に示す如く、リード２をテストプローブピン
４の上面に当接させて、上からリード押え１０を用いて
電気的接触を良好とするようになっている。この場合、
リード押え１０による押圧力のために、リードの変形の
危険性が増大するという欠点がある。
【０００９】
【発明の目的】本発明の目的は、電気検査時におけるリ
ードの変形やプロープピンとの接触不良をなくすように
したフラット型ＩＣパッケージを提供することである。
ードの変形やプロープピンとの接触不良をなくすように
したフラット型ＩＣパッケージを提供することである。
【００１０】
【発明の構成】本発明によるフラット型ＩＣパッケージ
は、本体上面に、各リードに対応史手電気検査用の孔を
設けた構造となっている。
は、本体上面に、各リードに対応史手電気検査用の孔を
設けた構造となっている。
【００１１】
【実施例】以下に、図面を用いて本発明の実施例につい
て説明する。
て説明する。
【００１２】図１は本発明による一実施例の斜視図、図
２は本発明による一実施例の電気検査用孔を示す断面図
、図３は本発明による一実施例のマトリクストレー収納
状態での単体の電気検査状態を示す断面図、図４は本発
明による一実施例のプリント基板にはんだ付け後の電気
検査状態を示す断面図である。
２は本発明による一実施例の電気検査用孔を示す断面図
、図３は本発明による一実施例のマトリクストレー収納
状態での単体の電気検査状態を示す断面図、図４は本発
明による一実施例のプリント基板にはんだ付け後の電気
検査状態を示す断面図である。
【００１３】本体１の上面には、各リード２に夫々対応
した位置にテーパ状の電気検査用孔３が設けられている
。
した位置にテーパ状の電気検査用孔３が設けられている
。
【００１４】従って、このフラット型ＩＣに対して単体
で電気検査を行う時、図８に示したマトリクストレー６
に収納されているとすると、直接テストプローブヘッド
５を順次検査対象ＩＣまで移動させ、電気検査用孔３に
テストプローブピン４を挿入し押し当てることにより検
査できる。
で電気検査を行う時、図８に示したマトリクストレー６
に収納されているとすると、直接テストプローブヘッド
５を順次検査対象ＩＣまで移動させ、電気検査用孔３に
テストプローブピン４を挿入し押し当てることにより検
査できる。
【００１５】このフラット型ＩＣをプリント基板７のパ
ッド７ａにはんだ付けした後に電気検査を行う時、電気
検査用孔３と電気検査用リード２にはフラックス９（図
７（Ｂ）参照）等の絶縁物がなく、また電気検査用孔３
のテーパに案内されながら、テストプローブピン４が挿
入されていくため、安定した接触が行える。
ッド７ａにはんだ付けした後に電気検査を行う時、電気
検査用孔３と電気検査用リード２にはフラックス９（図
７（Ｂ）参照）等の絶縁物がなく、また電気検査用孔３
のテーパに案内されながら、テストプローブピン４が挿
入されていくため、安定した接触が行える。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
フラット型ＩＣパッケージにおいて、全てのリードに個
別に対応した電気検査用孔を本体の上部に有することに
より、マトリクストレーに収納されたＩＣを搬送装置で
テスタのテストプローブヘッドまでハンドリングせずに
、短時間でかつプリント基板のパッドとはんだ付けのた
めに全リードの平坦度を必要とするリードを変形させる
ことなく電気検査を行うことができるという効果がある
。
フラット型ＩＣパッケージにおいて、全てのリードに個
別に対応した電気検査用孔を本体の上部に有することに
より、マトリクストレーに収納されたＩＣを搬送装置で
テスタのテストプローブヘッドまでハンドリングせずに
、短時間でかつプリント基板のパッドとはんだ付けのた
めに全リードの平坦度を必要とするリードを変形させる
ことなく電気検査を行うことができるという効果がある
。
【００１７】また、プリント基板にはんだ付け後の電気
検査においては、フラックス等の絶縁物の影響をみ受け
ずに、かつ検査対象リードからテストプローブピンが外
れることなく、信頼性の高い電気検査を安定して得られ
るという効果がある。
検査においては、フラックス等の絶縁物の影響をみ受け
ずに、かつ検査対象リードからテストプローブピンが外
れることなく、信頼性の高い電気検査を安定して得られ
るという効果がある。
【図１】本発明の実施例のフラット型ＩＣパッケージの
外観斜視図である。
外観斜視図である。
【図２】本発明の実施例による電気検査用孔の形状を示
す縦断面図である。
す縦断面図である。
【図３】本発明の実施例によるＩＣをマトリクストレー
収納状態のまま単体検査を行う場合の状態を示す図であ
る。
収納状態のまま単体検査を行う場合の状態を示す図であ
る。
【図４】本発明の実施例によるＩＣをプリント基板には
んだ付け後、電気検査を行う場合の状態を示す図である
。
んだ付け後、電気検査を行う場合の状態を示す図である
。
【図５】従来のフラット型ＩＣパッケージの外観斜視図
である。
である。
【図６】従来のＩＣの単体検査状態を示す図である。
【図７】従来のＩＣをプリント基板にはんだ付け後、電
気検査を行う場合の状態を示す図である。
気検査を行う場合の状態を示す図である。
【図８】マトリクストレーの外観斜視である。
１ パッケージ本体
２ リード
３ 電気検査用孔
４ テストプロープピン
７ プリント基板
Claims (1)
- 【請求項１】 全リードに夫々対応した電気検査用孔
を本体上面に有することを特徴とするフラット型ＩＣパ
ッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1271491A JPH04251949A (ja) | 1991-01-09 | 1991-01-09 | フラット型ｉｃパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1271491A JPH04251949A (ja) | 1991-01-09 | 1991-01-09 | フラット型ｉｃパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04251949A true JPH04251949A (ja) | 1992-09-08 |
Family
ID=11813100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1271491A Pending JPH04251949A (ja) | 1991-01-09 | 1991-01-09 | フラット型ｉｃパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04251949A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7486091B2 (en) | 2004-12-28 | 2009-02-03 | Samsung Electronics Co., Ltd. | Test unit usable with a board having an electronic component |
-
1991
- 1991-01-09 JP JP1271491A patent/JPH04251949A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7486091B2 (en) | 2004-12-28 | 2009-02-03 | Samsung Electronics Co., Ltd. | Test unit usable with a board having an electronic component |
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