JPH0425118A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0425118A JPH0425118A JP12992890A JP12992890A JPH0425118A JP H0425118 A JPH0425118 A JP H0425118A JP 12992890 A JP12992890 A JP 12992890A JP 12992890 A JP12992890 A JP 12992890A JP H0425118 A JPH0425118 A JP H0425118A
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Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法のうちのウェハー背面の処理に関
し、 リソグラフィ技術における焦点ボケを減少させて、高精
度に露光してパターンニングすることを目的とし、 ウェハー主面に被膜を成長した後、該ウェハー主面をレ
ジスト膜で保護してウェハー背面に被着した前記被膜を
エツチング除去し、 次いで、リソグラフィ技術によってウェハー主面を選択
的に露光してパターンニングする工程が含まれることを
特徴とする。
し、 リソグラフィ技術における焦点ボケを減少させて、高精
度に露光してパターンニングすることを目的とし、 ウェハー主面に被膜を成長した後、該ウェハー主面をレ
ジスト膜で保護してウェハー背面に被着した前記被膜を
エツチング除去し、 次いで、リソグラフィ技術によってウェハー主面を選択
的に露光してパターンニングする工程が含まれることを
特徴とする。
〔産業上の利用分野]
本発明は半導体装置の製造方法に係り、特にウェハー背
面の処理に関する。
面の処理に関する。
IC,LSIなどの半導体デバイスは高集積化微細化さ
れてハーフミクロン・サブミクロン程度のパターンが形
成されており、本発明はそのような微細パターンを高精
度に形成するだめのウェハー処理に関している。
れてハーフミクロン・サブミクロン程度のパターンが形
成されており、本発明はそのような微細パターンを高精
度に形成するだめのウェハー処理に関している。
半導体デバイスのウェハープロセスにおいては、ザブミ
クロン程度の微細パターンか形成されるようになってお
り、それはりソグラフィ技術の驚異的な進歩によるとこ
ろが大きく、光露光法の他に電子ビーム露光法、χ線露
光法などが開発されているためである。光露光法も従来
のウェハー全面を一括露光する一括露光方式から微細パ
ターンに適した遠紫外線露光によるステップ露光方式に
替わってきている。
クロン程度の微細パターンか形成されるようになってお
り、それはりソグラフィ技術の驚異的な進歩によるとこ
ろが大きく、光露光法の他に電子ビーム露光法、χ線露
光法などが開発されているためである。光露光法も従来
のウェハー全面を一括露光する一括露光方式から微細パ
ターンに適した遠紫外線露光によるステップ露光方式に
替わってきている。
第2図はステップ露光方式による縮小露光装置の要部図
を示しており、記号1はウェハー(半導体基板)、11
は照明系、12はコンデンサレンズ。
を示しており、記号1はウェハー(半導体基板)、11
は照明系、12はコンデンサレンズ。
13はレチクル、14は縮小レンズ、15はXYステー
ジである。即ち、ステップ露光方式はウェハーを部分的
に露光して、そのウェハー1をxYステージ15でX方
向、X方向に移動して露光を繰り返す方式で、この露光
装置はステッパと呼ばれている。
ジである。即ち、ステップ露光方式はウェハーを部分的
に露光して、そのウェハー1をxYステージ15でX方
向、X方向に移動して露光を繰り返す方式で、この露光
装置はステッパと呼ばれている。
例えば、ウェハー上の1チツプまたは数チップの5〜1
0倍のパターンを設けたレチクル13を縮小投影して露
光を繰り返す方法である。
0倍のパターンを設けたレチクル13を縮小投影して露
光を繰り返す方法である。
このような縮小投影によるステップ露光方式が重用され
るようになったのも光学系や精密工学系の進歩のお蔭で
あるが、高精度なパターン転写のために最も重要な点は
解像力の向」二である。その解像力を向上させるために
、光源の短波長化、高NA化などが検討されて改善され
てきたが、他方、被露光基板であるウェハーにも問題が
ある。
るようになったのも光学系や精密工学系の進歩のお蔭で
あるが、高精度なパターン転写のために最も重要な点は
解像力の向」二である。その解像力を向上させるために
、光源の短波長化、高NA化などが検討されて改善され
てきたが、他方、被露光基板であるウェハーにも問題が
ある。
それはウェハー露光面の平坦化であり、ウェハーはXY
ステージに真空吸着されて、強力にチャン;1−ングさ
れるが、その場合、ウェハー背面の凹凸のために湾曲し
て、その影響がウェハー主面に及んでウェハー主面も湾
曲し、これがウエノ\−生面を露光する際の部分的な焦
点ボケになる。例えば、微細な塵埃がチャツキング面に
挾まれても、そのウェハー背面に対応したウェハー主面
の部分が浮き上がって焦点ボケを起こしている。
ステージに真空吸着されて、強力にチャン;1−ングさ
れるが、その場合、ウェハー背面の凹凸のために湾曲し
て、その影響がウェハー主面に及んでウェハー主面も湾
曲し、これがウエノ\−生面を露光する際の部分的な焦
点ボケになる。例えば、微細な塵埃がチャツキング面に
挾まれても、そのウェハー背面に対応したウェハー主面
の部分が浮き上がって焦点ボケを起こしている。
通常、露光装置は全露光面を自動的に焦点合わせするよ
うに構成されているが、全露光面を自動焦点合わせして
も、露光全面のうちの一部が焦点ボケになれば、パター
ン精度を低下させることになる。
うに構成されているが、全露光面を自動焦点合わせして
も、露光全面のうちの一部が焦点ボケになれば、パター
ン精度を低下させることになる。
ところで、このような露光面の一部に発生する焦点ボケ
は、ウェハーに被膜(例えば、5i02膜)を形成し、
その被膜を露光してパターンニングする場合に特に多く
発生して、サブミクロン級のパターンは精度良く形成で
きないという欠点がある。
は、ウェハーに被膜(例えば、5i02膜)を形成し、
その被膜を露光してパターンニングする場合に特に多く
発生して、サブミクロン級のパターンは精度良く形成で
きないという欠点がある。
本発明はこのような欠点を除去して、リソグラフィ技術
における焦点ボケを減少させて、高精度に露光してパタ
ーンニングすることを目的とした半導体装置の製造方法
を提案するものである。
における焦点ボケを減少させて、高精度に露光してパタ
ーンニングすることを目的とした半導体装置の製造方法
を提案するものである。
その課題は、ウェハー主面に被膜を成長した後、該ウェ
ハー主面をレジスト膜で保護してウェハー背面に被着し
た前記被膜をエツチング除去し、次いで、リソグラフィ
技術によってウェハー主面を選択的に露光してパターン
ニングする工程が含まれる半導体装置の製造方法によっ
て解決される。
ハー主面をレジスト膜で保護してウェハー背面に被着し
た前記被膜をエツチング除去し、次いで、リソグラフィ
技術によってウェハー主面を選択的に露光してパターン
ニングする工程が含まれる半導体装置の製造方法によっ
て解決される。
〔作 用]
即ち、本発明はウェハーに被膜を成長して、その被膜を
リソグラフィ技術によってパターンニングする場合には
、ウェハー背面に被着した被膜を予めエツチングして除
去する。
リソグラフィ技術によってパターンニングする場合には
、ウェハー背面に被着した被膜を予めエツチングして除
去する。
そうすれば、霧光装置にウェハーをチャッキングしても
湾曲せずに露光面が平坦化し、焦点ボケが減少して高精
度に露光できる。
湾曲せずに露光面が平坦化し、焦点ボケが減少して高精
度に露光できる。
以下に同面を参照して実施例によって詳細に説明すると
、第1図(a)〜(d)は本発明にかかる製造方法の工
程順断面図を示している。
、第1図(a)〜(d)は本発明にかかる製造方法の工
程順断面図を示している。
第1図(a)参照;まず、ウェハー1 (ロ径6インチ
φ、厚み600μm程度)を酸化雰囲気中で高温加熱し
てウェハー主面1Sに膜厚1μmの5iOz(酸化シリ
コン;被膜)膜2を成長させる。そうすると、ウェハー
1のウェハー背面IBにも同程度のlp厚の5in2膜
2“が成長する。この時、ウェハー主面ISは鏡面仕」
二げされているために、SiO2膜2は平坦化して生成
されるが、ウェハー背面1Bは粗面のままのために、そ
の上に生成した5i02膜2゛ば凹凸の多い状態になる
。
φ、厚み600μm程度)を酸化雰囲気中で高温加熱し
てウェハー主面1Sに膜厚1μmの5iOz(酸化シリ
コン;被膜)膜2を成長させる。そうすると、ウェハー
1のウェハー背面IBにも同程度のlp厚の5in2膜
2“が成長する。この時、ウェハー主面ISは鏡面仕」
二げされているために、SiO2膜2は平坦化して生成
されるが、ウェハー背面1Bは粗面のままのために、そ
の上に生成した5i02膜2゛ば凹凸の多い状態になる
。
第1 図(b)参照;次いで、ウェハー主面ISにレジ
ストを塗布し、低温加熱で固化させて厚み約1μmのレ
ジスト膜3を形成する。
ストを塗布し、低温加熱で固化させて厚み約1μmのレ
ジスト膜3を形成する。
第1図(C)参照:そのように、ウェハー主面ISのS
i○2膜2をレジスト膜3で保護したウェハー1を、弗
酸(HF)液に浸漬してウェハー背面のSiO□膜2′
をエツチングして除去する。なお、このようなウェット
エツチングの代わりに、フレオン(CF、)と酸素(0
□)との混合ガスを用いたドライエツチング法によって
エツチング除去しても良い。
i○2膜2をレジスト膜3で保護したウェハー1を、弗
酸(HF)液に浸漬してウェハー背面のSiO□膜2′
をエツチングして除去する。なお、このようなウェット
エツチングの代わりに、フレオン(CF、)と酸素(0
□)との混合ガスを用いたドライエツチング法によって
エツチング除去しても良い。
第1図(d)参照;最後にウェハー主面ISの5in2
膜2を被覆していたレジスト膜3を有機溶剤で溶解除去
するか、または、加熱して灰化処理して除去する。そう
すると、S i Oz膜2′が除去された平坦なウェハ
ー背面IBをもったウェハー1が得られる。
膜2を被覆していたレジスト膜3を有機溶剤で溶解除去
するか、または、加熱して灰化処理して除去する。そう
すると、S i Oz膜2′が除去された平坦なウェハ
ー背面IBをもったウェハー1が得られる。
そうすれば、ステッパなどの露光装置にウェハ−をセラ
l−した場合、露光面の浮き」二かりによる焦点ボケが
減少して露光でき、精度良いレジスト膜パターンがlI
られて、微細パターンを高精度に形成するごとができる
。
l−した場合、露光面の浮き」二かりによる焦点ボケが
減少して露光でき、精度良いレジスト膜パターンがlI
られて、微細パターンを高精度に形成するごとができる
。
上記のような本発明にかかる製造方法は熱酸化5iOz
膜だけてなく、CVD法で成長したCVD多結晶シリコ
ン膜やCV D Si O2膜などの被膜形成工程すべ
てに適用できるものである。
膜だけてなく、CVD法で成長したCVD多結晶シリコ
ン膜やCV D Si O2膜などの被膜形成工程すべ
てに適用できるものである。
また、光露光方式以外のX線露光方式にも適用して役立
つものである。
つものである。
〔発明の効果]
以」二の実施例の説明から明らかなように、本発明によ
ればウェハーをバクーンニングするためのりソグラフィ
技術におけるパターン精度を向」ニさせる効果があり、
ハーフミクロン、ザブミクロン級の微細パターンを精度
良く形成できて、半導体テハイスの製造歩留およびその
品質・信頼性の同士に大きく寄与するものである。
ればウェハーをバクーンニングするためのりソグラフィ
技術におけるパターン精度を向」ニさせる効果があり、
ハーフミクロン、ザブミクロン級の微細パターンを精度
良く形成できて、半導体テハイスの製造歩留およびその
品質・信頼性の同士に大きく寄与するものである。
第1図(a)〜(d)は本発明にかかる製造方法の工程
順断面回、 第2図は縮小露光装置の要部図である。 図において、 1はウェハー 22°は5i02膜(被膜)、 3はレジスト膜、 ISはウェハー主面、 1Bはウェハー背面 を示している。
順断面回、 第2図は縮小露光装置の要部図である。 図において、 1はウェハー 22°は5i02膜(被膜)、 3はレジスト膜、 ISはウェハー主面、 1Bはウェハー背面 を示している。
Claims (1)
- 【特許請求の範囲】 ウェハー主面に被膜を成長した後、該ウェハー主面を
レジスト膜で保護してウェハー背面に被着した前記被膜
をエッチング除去し、 次いで、リソグラフィ技術によってウェハー主面を選択
的に露光してパターンニングする工程が含まれてなるこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12992890A JPH0425118A (ja) | 1990-05-18 | 1990-05-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12992890A JPH0425118A (ja) | 1990-05-18 | 1990-05-18 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0425118A true JPH0425118A (ja) | 1992-01-28 |
Family
ID=15021887
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12992890A Pending JPH0425118A (ja) | 1990-05-18 | 1990-05-18 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0425118A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100790725B1 (ko) * | 2006-12-20 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
-
1990
- 1990-05-18 JP JP12992890A patent/JPH0425118A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100790725B1 (ko) * | 2006-12-20 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
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