JP2000081709A

JP2000081709A - 微細パターン形成方法

Info

Publication number: JP2000081709A
Application number: JP25156998A
Authority: JP
Inventors: Koichi Takeuchi; 幸一竹内
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-09-04
Filing date: 1998-09-04
Publication date: 2000-03-21

Abstract

(57)【要約】【課題】半導体装置等における微細パターン形成にお
けるシリル化プロセスによりレジスト表面に形成したＳ
ｉＯ_x膜をエッチングマスクとしてレジスト膜、必要に
応じて更に被エッチング膜をエッチングした後、ＳｉＯ
_x膜に対して必要なエッチング選択比が確保できない膜
（露出膜）がレジスト膜又は被エッチング膜の下層に存
在したとしても、それらに損傷を与えずにＳｉＯ_x膜を
フッ素系プラズマで除去できるようにする。【解決手段】半導体装置等における微細パターン形成
の際のシリル化プロセスのドライ現像の際に、被エッチ
ング膜が露出する直前にレジスト膜のエッチングを停止
し、次にレジスト膜上のＳｉＯ_x層をエッチング除去し
た後にパターンが解像するまで再びレジスト膜をＯ₂系
プラズマで異方的にエッチングし、その後、被エッチン
グ膜をエッチングする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、所謂シリル化プロ
セスを利用する微細パターン形成方法に関するものであ
り、特に、半導体装置の製造に好ましく適用できる微細
パターン形成方法に関する。

【０００２】

【従来の技術】従来、半導体集積回路の製造工程におい
て、基板に設計回路パターンを転写する際にフォトリソ
グラフィ技術が用いられている。

【０００３】ところで、露光転写可能なパターンの最小
寸法は、露光波長と同程度である。また、露光転写する
際、基板の段差、露光装置のレンズの収差等によりデフ
ォーカス裕度が必要であるが、パターンが露光波長程度
まで微細化するとパターン形成に対し許容できるデフォ
ーカス量つまり焦点深度が急激に減少する。更に、パタ
ーンが微細化すると、パターン光学像のコントラストが
低下し、露光量（下地基板からの反射光も含む実効的な
露光量）変動に対するマージン（つまり露光裕度）が低
下する。そこで、半導体集積回路の微細化が進むにつ
れ、露光源としては、水銀ランプのｇ線（波長：４６３
ｎｍ）からｉ線（波長：３６５ｎｍ）が利用され、更に
より短波長のＫｒＦエキシマ・レーザ（波長：２４８ｎ
ｍ）が利用されるようになっている。将来的にはＡｒＦ
エキシマ・レーザ（波長：１９３ｎｍ）、Ｘ線が用いら
れる可能性もある。

【０００４】しかしながら、新たに露光波長の短い露光
装置を導入するには、莫大な設備・開発投資が必要とな
る。また、露光源としてＡｒＦエキシマ・レーザやＸ線
等を利用しようとする場合には、露光装置に用いる硝
材、レジスト等の装置や材料については現在開発段階で
あり、現時点ではＡｒＦエキシマ・レーザやＸ線は、露
光源として実生産に適したものではない。

【０００５】そこで、現行の露光装置を用い何らかの方
法で、焦点深度を確保しつつ露光波長以下のパターンを
形成する必要がある。

【０００６】その有望な方法として、レジスト表層のみ
を解像させるシリル化プロセスが提案されている。シリ
ル化プロセスは、従来の単層レジストを用いた通常のプ
ロセスではレジストの厚み分の焦点深度が必要となるの
に対し、レジスト表層だけを解像させるので、必要な焦
点深度は前者に比べて著しく浅くなる。よって、従来の
方法に比べてより微細なパターン形成が可能となる。以
下に、ポジ型のシリル化プロセスの例について説明す
る。

【０００７】まず、基板６０１の被エッチング膜６０２
（基板６０１そのものでもよい）上にシリル化プロセス
用のレジスト膜６０３を塗布により形成する（図６
（ａ））。このレジスト膜６０３は、露光により架橋可
能であり、且つ非架橋表面領域はシリル化剤によりシリ
ル化可能なレジスト膜である。

【０００８】次に、マスクＭを介して、微細パターンを
レジスト膜６０３上に露光転写する（図６（ｂ））。レ
ジスト膜６０３の露光表面領域６０３ａ中の分子は、架
橋反応を起こして３次元架橋構造を形成する。

【０００９】次に、レジスト膜６０３の表面をシリル化
剤の蒸気６０４に晒す（図６（ｃ））。レジスト膜６０
３の未露光表面領域（非架橋領域）は、選択的にシリル
化されシリル化層６０３ｂとなる。

【００１０】次に、ドライ現像を行う。即ち、Ｏ₂系プ
ラズマで異方的にエッチングすることにより、シリル化
層表面をポジ型の微細パターンのＳｉＯ_x膜６０３ｃに
換えつつ、そのＳｉＯ_x膜６０３ｃをエッチングマスク
としてレジスト膜６０３を被エッチング膜６０２が露出
するまでエッチングする（図６（ｄ））。

【００１１】次に、被エッチング膜６０２用のエッチャ
ントにより被エッチング膜６０２をエッチングする（図
６（ｅ））。

【００１２】次に、Ｏ₂系プラズマでバルクのレジスト
膜６０３をアッシングして除去する。これにより、被エ
ッチング膜６０２を所期のパターン形状に加工すること
ができる（図６（ｆ））。

【００１３】このシリル化プロセスでは、レジスト膜の
表層のみを解像させるので、微細なパターンの形成が可
能になる。また、光吸収率の高いレジストを用いること
ができるので、被エッチング膜６０２からの反射光を抑
制し、定在波効果を低減できるのでパターン寸法精度が
優れている。

【００１４】

【発明が解決しようとする課題】しかしながら、シリル
化プロセスでレジスト膜表面に形成したＳｉＯ_x膜６０
３ｃをエッチングマスクとして被エッチング膜６０２を
エッチングした後、ＳｉＯ_x膜６０３ｃに対して必要な
エッチング選択比が確保できない膜（露出膜）が露出し
ていた場合、ＳｉＯ_x膜６０３ｃをフッ素系プラズマで
除去する際に、上記露出膜が損傷するという問題点があ
る。

【００１５】例えば、図７（ａ）に示すように、シリコ
ン基板７００にゲート電極を作製するために、下層にゲ
ート酸化膜７０１が設けられたポリシリコン膜７０２上
のレジスト膜７０３の表面をシリル化プロセスによりＳ
ｉＯ_x膜パターン７０４とし、そのＳｉＯ_x膜パターン７
０４をマスクにポリシリコン膜７０２をエッチングした
場合、ゲート酸化膜７０１及び素子分離用の埋め込み酸
化膜７０５が露出する。次に、ＳｉＯ_x膜パターン７０
４をフッ素系プラズマで除去する際、ゲート酸化膜７０
１及び素子分離用の埋め込み酸化膜７０５もエッチング
され（図７（ｂ）、浸食部７０５ａ）、デバイス特性の
劣化が生ずる。

【００１６】また、図８（ａ）に示すように、素子分離
酸化膜８００が埋め込まれ、表面にゲート酸化膜８０１
が形成されたシリコン基板８０２に、ポリシリコン等の
導電膜８０３とその上に形成されたオフセット酸化膜８
０４とを用いたゲート電極を作製するために、オフセッ
ト酸化膜８０４上に形成されたレジスト膜８０５の表面
をシリル化プロセスによりＳｉＯ_x膜パターン８０６
（図８（ａ））とし、更に条件はずれによる再生のた
め、レジスト膜８０５を剥離する場合、レジスト膜８０
５表面のＳｉＯ_x膜パターン８０６をフッ素系プラズマ
で除去するが、そのときにオフセット酸化膜８０４もエ
ッチングされる（図８（ｂ））。従って、デバイス特性
の劣化が生ずる。

【００１７】本発明の目的は、以上の従来の技術の課題
を解決しようとするものであり、半導体装置等における
微細パターン形成におけるシリル化プロセスによりレジ
スト表面に形成したＳｉＯ_x膜をエッチングマスクとし
てレジスト膜、必要に応じて更に被エッチング膜をエッ
チングした後、ＳｉＯ_x膜に対して必要なエッチング選
択比が確保できない膜（露出膜）がレジスト膜又は被エ
ッチング膜の下層に存在したとしても、それらに損傷を
与えずにＳｉＯ_x膜をフッ素系プラズマで除去できるよ
うにすることを目的とする。

【００１８】

【課題を解決するための手段】半導体装置等における微
細パターン形成におけるシリル化プロセスのドライ現像
の際に、被エッチング膜が露出する直前にレジスト膜の
エッチングを停止し、次にレジスト膜上のＳｉＯ_x層を
エッチング除去した後にパターンが解像するまで再びレ
ジスト膜をＯ₂系プラズマで異方的にエッチングし、そ
の後、被エッチング膜をエッチングすることにより、上
述の目的を達成できることを見出し、本発明を完成させ
るに至った。

【００１９】即ち、本発明は、シリル化プロセスを利用
する微細パターン形成方法において、シリル化プロセス
のドライ現像の際に、被エッチング部で一部のレジスト
が残るようにレジストの異方性エッチングを止め、次に
レジスト表面のＳｉＯ_x層をエッチング除去し、次にパ
ターンが解像するまで再びレジストを異方性エッチング
することを特徴とする微細パターン形成方法を提供す
る。

【００２０】この微細パターン形成方法は、より具体的
には、以下の工程（ａ）〜（ｇ）：（ａ）被エッチング膜上にシリル化プロセス用のレジ
スト膜を形成する工程；（ｂ）所期の被エッチング膜パターンに対応したマス
クを介してレジスト膜を露光する工程；（ｃ）レジスト膜表面にシリル化剤を接触させて、レ
ジスト膜の未露光部表面に選択的にシリル化層を形成す
る工程；（ｄ）Ｏ₂系プラズマでレジスト膜のシリル化層をＳ
ｉＯ_x膜とし、そのＳｉＯ_x膜をエッチングマスクとして
Ｏ₂系プラズマでレジスト膜を、その一部が残存するよ
うに異方性エッチングする工程；（ｅ）レジスト膜表面のＳｉＯ_x膜をフッ素系プラズ
マでエッチング除去する工程；（ｆ）ＳｉＯ_x膜が除去されたレジスト膜をＯ₂系プラ
ズマでエッチバックして、所期の被エッチング膜パター
ンに対応したレジストパターンを形成する工程；（ｇ）レジストパターンをエッチングマスクとして被
エッチング膜をエッチングする工程；及び（ｈ）Ｏ₂系プラズマでレジストパターンを除去する
工程を含む。

【００２１】

【発明の実施の形態】本発明は、シリル化プロセスを利
用する微細パターン形成方法であって、シリル化プロセ
スのドライ現像の際に、被エッチング部で一部のレジス
トが残るようにレジストの異方性エッチングを止め、次
にレジスト表面のＳｉＯ_x層をエッチング除去し、次に
パターンが解像するまで再びレジストを異方性エッチン
グすることを特徴とする。

【００２２】従って、本発明によれば、下地基板に損傷
を与えることなく、シリル化プロセスにより微細パター
ンを形成できる。また、シリル化プロセスを用いても、
下地基板に損傷を与えることなく、通常のレジスト剥離
技術で、露光後に基板を再生できる。従って、微細集積
化が進行した半導体装置を製造できる。更に、ドライ現
像の途中でＳｉＯ_x層を除去しているので、特に新たに
ＳｉＯ_x層を除去するための装置が必要なく、微細パタ
ーン形成コストを削減できる。

【００２３】本発明の微細パターン形成方法は、より具
体的には、以下の工程（ａ）〜（ｈ）を含む方法であ
る。この形成方法について図面を参照しながら工程毎に
説明する。

【００２４】工程（ａ）基板１の被エッチング膜２（基板１そのものでもよい）
上にシリル化プロセス用のレジスト膜３を形成する（図
１（ａ））。ここで、シリル化プロセス用のレジスト膜
は、露光により架橋可能であり、且つ非架橋表面領域は
シリル化剤によりシリル化可能なレジスト膜である。

【００２５】また、レジスト膜３の形成は、公知の手
法、例えばスピンコーターにより行うことができる。

【００２６】工程（ｂ）所期の被エッチング膜パターンに対応したマスクＭを介
してレジスト膜３を露光する。露光されたレジスト膜３
の露光部３ａの分子は架橋反応を起こし、３次元構造を
形成する（図１（ｂ））。

【００２７】工程（ｃ）レジスト膜３の表面にシリル化剤を接触させて、レジス
ト膜３の未露光部表面に選択的にシリル化層３ｂを形成
する（図１（ｃ））。

【００２８】シリル化剤としては、公知のシリル化剤を
使用することができ、例えば、ジメチルシリルジメチル
アミン等を挙げることができる。

【００２９】レジスト膜３表面にシリル化剤を接触させ
る方法としては、通常３０〜１６０℃で１０００〜１０
０００Ｐａでシリル化剤の蒸気ＳＶにレジスト膜３をさ
らす方法を挙げることができる（図１（ｃ））。

【００３０】工程（ｄ）Ｏ₂系プラズマでレジスト膜３のシリル化層３ｂをＳｉ
Ｏ_x膜３ｃとし、そのＳｉＯ_x膜３ｃをエッチングマスク
としてＯ₂系プラズマでレジスト膜３を、その一部が残
存するように（通常、被エッチング膜２が露出しないよ
うに）異方性エッチング（ドライ現像）する（図１
（ｄ））。

【００３１】工程（ｅ）レジスト膜３表面のＳｉＯ_x膜３ｃをフッ素系プラズマ
でエッチング除去する（図１（ｅ））。

【００３２】工程（ｆ）ＳｉＯ_x膜３ｃが除去されたレジスト膜３を、Ｏ₂系プラ
ズマで、通常、被エッチング膜２が露出するまでエッチ
バックして、所期の被エッチング膜パターンに対応した
レジストパターン３Ｐを形成する（図１（ｆ））。この
ように、本発明では、ドライ現像が終了した時点で、Ｓ
ｉＯ_x層３ｃが除去されているので、その後の処理工程
で、被エッチング膜２等に損傷を与えることなく、レジ
ストパターン３Ｐを剥離することができる。

【００３３】工程（ｇ）レジストパターン３Ｐをエッチングマスクとして被エッ
チング膜２を所期のパターンにエッチングする（図１
（ｇ））。

【００３４】工程（ｈ）Ｏ₂系プラズマでレジストパターン３Ｐを除去し、所期
の被エッチング膜パターン２Ｐを得ることができる（図
１（ｈ））。

【００３５】本発明の製造方法によれば、半導体装置等
における微細パターン形成の際のシリル化プロセスによ
りレジスト表面に形成したＳｉＯ_x膜をエッチングマス
クとしてレジスト膜、必要に応じて更に被エッチング膜
をエッチングした後、ＳｉＯ_x膜に対して必要なエッチ
ング選択比が確保できない膜（露出膜）がレジスト膜又
は被エッチング膜の下層に存在したとしても、それらに
損傷を与えずにＳｉＯ_x膜をフッ素系プラズマで除去で
きる。従って、デバイス特性を劣化させずにシリル化プ
ロセスを実施することが可能となる。

【００３６】

【実施例】次に、本発明を実施例により、図面を参照し
ながら具体的に説明する。

【００３７】実施例１ＳｉＯ₂からなる素子分離酸化膜２０１が形成されたシ
リコン基板２０２上に、２ｎｍ厚のゲート酸化膜２０３
を形成し、ＣＶＤ法により１５０ｎｍ厚のポリシリコン
膜２０４を形成し、次にポリビニルフェノールを主成分
とする７００ｎｍ厚のレジスト２０５を回転塗布により
形成した（図２（ａ））。

【００３８】次に、基板を１００℃で６０秒間、プリ・
ベークした後、マスクＭ上のゲートパターン（設計ゲー
ト長＝１３０ｎｍ）を、縮小率１／４投影露光装置（露
光光源＝ＡｒＦエキシマレーザ，露光波長＝１９３ｎ
ｍ）を用いてレジスト２０５に露光転写した。レジスト
２０５の露光部分は光架橋を起こし架橋部２０６となっ
た（図２（ｂ））。

【００３９】次に、レジスト２０５の表面を７０℃の温
度下で１０Ｔｏｒｒのジメチルシリルジメチルアミン
（ＤＭＳＤＭＡ）蒸気２０７に８０秒間さらした。その
結果、レジスト２０５表面の光架橋を起こしていない部
分、つまりゲートパターンの部分がシリル化してシリル
化層２０８を形成した（図２（ｃ））。

【００４０】次に、ＴＣＰプラズマ・エッチング装置を
用いて、１０℃の温度下で５ｍＴｏｒｒのＯ₂−ＳＯ₂プ
ラズマ２０９でレジスト２０５を異方性エッチング（Ｏ
₂流量＝１６０ｓｃｃｍ，ＳＯ₂流量＝３０ｓｃｃｍ，Ｔ
ＣＰｐｏｗｅｒ＝５００Ｗ，Ｂｉａｓｐｏｗｅｒ＝
１００Ｗ，エッチング・レート（対レジスト）＝１１ｎ
ｍ／ｓｅｃ）した。

【００４１】このとき、シリル化層２０８の表層では、
シリコンと酸素が結合してＳｉＯ_xマスク２１０が３０
ｎｍ厚で形成され、それと共に選択的に露光部のレジス
トがエッチングされ、ゲート長１３０ｎｍのゲートパタ
ーンに対応したレジスト２０５となる。このとき、エッ
チング時間は５５秒で、レジスト２０５を完全にはエッ
チングせず、露光部でも約１００ｎｍ厚さを確保した
（図２（ｄ））。

【００４２】更に、同じＴＣＰプラズマ・エッチング装
置を続けて用い、Ｃ₂Ｆ₆プラズマ２１１を用いてＳｉＯ
_xマスク２１０をエッチング（Ｃ₂Ｆ₆流量＝１０ｓｃｃ
ｍ，ＴＣＰｐｏｗｅｒ＝１５０Ｗ，Ｂｉａｓｐｏｗ
ｅｒ＝５Ｗ）して完全に除去した（図３（ａ））。

【００４３】続いて、同じＴＣＰプラズマ・エッチング
装置を用いて、Ｏ₂−ＳＯ₂プラズマ２１２でレジスト２
０５を異方性エッチングによりエッチバック（１０℃，
５ｍＴｏｒｒ，Ｏ₂流量＝１６０ｓｃｃｍ，ＳＯ₂流量＝
３０ｓｃｃｍ，ＴＣＰｐｏｗｅｒ＝５００Ｗ，Ｂｉａ
ｓｐｏｗｅｒ＝１００Ｗ，エッチング・レート（対レ
ジスト）＝１１ｎｍ／ｓｅｃ，エッチング時間は１０
秒）して、ポリシリコン膜２０４を露出させ、レジスト
ゲートパターン２１３を形成した（図３（ｂ））。この
工程により、被エッチング部のレジストを完全にエッチ
ングした。また、パターン部のレジストも１００ｎｍエ
ッチングされるが、異方的にエッチングしたので、線幅
は一定に保たれた。

【００４４】次に、ＥＣＲプラズマ・エッチング装置を
用いて、レジストパターン２１３をマスクとして、ハロ
ゲン系プラズマ（第１段としてＣｌ₂−Ｏ₂プラズマ、第
２段としてＨＢｒ−Ｏ₂プラズマ）２１４を用いてポリ
シリコン膜２０４、ゲート酸化膜２０３をエッチング
（基板温度＝２０℃，圧力＝０．５Ｐａ，Ｃｌ₂流量＝
１５ｓｃｃｍ，Ｏ₂流量＝５ｓｃｃｍ，ＨＢｒ流量＝９
５ｓｃｃｍ、バイアスＲＦｐｏｗｅｒ＝２５Ｗ）した
（図３（ｃ））。

【００４５】次に、Ｏ₂プラズマでレジストパターン２
１３をアッシングし、Ｈ₂ＳＯ₂−Ｈ₂Ｏ₂溶液で後処理し
た。これにより、ゲート長１３０ｎｍのポリシリコン・
ゲートパターン２１５を、ゲート酸化膜２０３及び素子
分離酸化膜２０１の損傷なしに形成できた。

【００４６】実施例２ＳｉＯ₂からなる素子分離酸化膜４０１が設けられたシ
リコン基板４０２上に、２ｎｍ厚のゲート酸化膜４０３
を形成し、ＣＶＤ法により１５０ｎｍ厚のポリシリコン
膜４０４を形成し、更にＣＶＤ法により７０ｎｍ厚のＰ
ＳＧ膜４０５を形成し、その上にポリビニルフェノール
を主成分とする７００ｎｍ厚のレジスト４０６を回転塗
布により形成した（図４（ａ））。

【００４７】実施例１と同様に、Ｏ₂−ＳＯ₂プラズマ、
Ｃ₂Ｆ₆プラズマ、Ｏ₂−ＳＯ₂プラズマによるエッチン
グによりレジスト・ゲート・パターン４０７を作製し
た。

【００４８】通常のシリコン化プロセスにおいて、レジ
スト上のＳｉＯ_xマスクをフッ素系プラズマによる気相
エッチング、あるいはフッ酸溶液による液相エッチング
により除去するとき、下地のＰＳＧ膜表面が削れてしま
うが、本実施例においては、ドライ現像の途中でＳｉＯ
_x層を除去しているので、Ｏ₂系プラズマでレジストをア
ッシングし、Ｈ₂ＳＯ₂−Ｈ₂Ｏ₂溶液で後処理しても下地
ＰＳＧ膜に損傷を与えることはなかった。

【００４９】実施例３シリコン基板上５０１に、素子分離酸化膜５０２、ゲー
ト電極５０３を形成し、ＣＶＤ法により１０００ｎｍ厚
のＢＰＳＧ膜５０４をに成膜し、ＣＭＰ法によりそのＢ
ＰＳＧ膜を平坦化し、そしてポリビニルフェノールを主
成分とする７００ｎｍ厚のレジスト５０５を回転塗布し
た。

【００５０】続いて、ＡｒＦエキシマレーザ露光装置を
用いて直径１８０ｎｍのホールパターンを露光転写し、
次に、実施例１と同様に、Ｏ₂−ＳＯ₂プラズマ、Ｃ₂Ｆ₆
プラズマ、Ｏ₂−ＳＯ₂プラズマによるエッチングにより
ホールパターン５０６を形成した（図５）。

【００５１】通常のシリコン化プロセスにおいて、レジ
スト上のＳｉＯ_xマスクをフッ素系プラズマによる気相
エッチング、あるいはフッ酸溶液による液相エッチング
により除去するとき、下地のＢＰＳＧ膜表面が削れてし
まうが、本実施例においては、ドライ現像の途中でＳｉ
Ｏ_x層を除去しているので、Ｏ₂系プラズマでレジストを
アッシングし、Ｈ₂ＳＯ₂−Ｈ₂Ｏ₂溶液で後処理しても下
地ＢＰＳＧ膜に損傷を与えることはなかった。

【００５２】

【発明の効果】本発明によれば、下地基板に損傷を与え
ることなく、シリル化プロセスにより微細パターンを形
成できる。また、シリル化プロセスを用いても、下地基
板に損傷を与えることなく、通常のレジスト剥離技術
で、露光後に基板を再生できる。従って、微細集積化が
進行した半導体装置を製造できる。更に、ドライ現像の
途中でＳｉＯ_x層を除去しているので、特に新たにＳｉ
Ｏ_x層を除去するための装置が必要なく、微細パターン
形成コストを削減できる。

【図面の簡単な説明】

【図１】本発明の製造方法の工程説明図である。

【図２】本発明の製造方法の工程説明図である。

【図３】実施例１の製造方法の工程説明図である。

【図４】実施例２の製造方法の説明図である。

【図５】実施例３の製造方法の説明図である。

【図６】シリル化プロセスを利用する従来の微細パタ
ーン形成方法の説明図である。

【図７】従来の微細パターン形成方法の問題点の説明
図である。

【図８】従来の微細パターン形成方法の問題点の説明
図である。

【符号の説明】

１基板、２被エッチング膜、３シリル化プロセス
用のレジスト膜、３ｂシリル化層、３ｃＳｉＯ_x膜、

Claims

【特許請求の範囲】

【請求項１】シリル化プロセスを利用する微細パター
ン形成方法において、シリル化プロセスのドライ現像の
際に、被エッチング部で一部のレジストが残るようにレ
ジストの異方性エッチングを止め、次にレジスト表面の
ＳｉＯ_x層をエッチング除去し、次にパターンが解像す
るまで再びレジストを異方性エッチングすることを特徴
とする微細パターン形成方法。
【請求項２】以下の工程（ａ）〜（ｈ）：（ａ）被エッチング膜上にシリル化プロセス用のレジ
スト膜を形成する工程：（ｂ）所期の被エッチング膜パターンに対応したマス
クを介してレジスト膜を露光する工程；（ｃ）レジスト膜表面にシリル化剤を接触させて、レ
ジスト膜の未露光部表面に選択的にシリル化層を形成す
る工程；（ｄ）Ｏ₂系プラズマでレジスト膜のシリル化層をＳ
ｉＯ_x膜とし、そのＳｉＯ_x膜をエッチングマスクとして
Ｏ₂系プラズマでレジスト膜を、その一部が残存するよ
うに異方性エッチングする工程；（ｅ）レジスト膜表面のＳｉＯ_x膜をフッ素系プラズ
マでエッチング除去する工程；（ｆ）ＳｉＯ_x膜が除去されたレジスト膜をＯ₂系プラ
ズマでエッチバックして、所期の被エッチング膜パター
ンに対応したレジストパターンを形成する工程；（ｇ）レジストパターンをエッチングマスクとして被
エッチング膜をエッチングする工程；及び（ｈ）Ｏ₂系プラズマでレジストパターンを除去する
工程を含むことを特徴とする微細パターン形成方法。