JPH04245471A - 集積回路用ウエハおよび集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はとくにＢｉＭＯＳ形の集
積回路に適するウエハおよびこれを利用した集積回路装
置に関する。

【０００２】

【従来の技術】周知のように集積回路は半導体基板上に
成長されたエピタキシャル層内に作り込むのが一般であ
るが、従来からバイポーラトランジスタとＭＯＳトラン
ジスタを含む集積回路では縦形構造の回路要素，例えば
通常の縦形バイポーラトランジスタ，絶縁ゲートバイポ
ーラトランジスタ，ＤＭＯＳ形の縦形トランジスタ等に
動作電圧ないしは耐圧の指定があるので、エピタキシャ
ル層を不純物濃度の低い高抵抗層として成長させ、それ
より高不純物濃度の半導体領域内に作り込むべき回路要
素用にはエピタキシャル層に対してこの半導体領域とし
て例えばウエルを追加拡散するのが通例である。よく知
られていることではあるが、かかる従来例を図９のＢｉ
ＣＭＯＳ集積回路を参照して以下に簡単に説明する。

【０００３】図９は　ｎｐｎ形バイポーラトランジスタ
３０とｎチャネルＭＯＳトランジスタ４０とｐチャネル
ＭＯＳトランジスタ５０を作り込んだウエハの断面を示
し、このウエハはｐ形の基板１の表面にｎ形の埋込層２
とｐ形の埋込分離層３とを拡散した上でｎ形のエピタキ
シャル層８を成長させたものである。バイポーラトラン
ジスタ３０に　２００Ｖの耐圧を要する場合は、エピタ
キシャル層８を例えば１０Ωｃｍの比抵抗で２０μｍの
厚みに成長させる。

【０００４】ウエハ表面からバイポーラトランジスタ３
０のｎ形のウォール層２１を埋込層２に達するまで拡散
し、ｐ形の分離層２２とＭＯＳトランジスタ４０のｐ形
のウエル２３を拡散し、ＭＯＳトランジスタ５０のｎ形
のウエル２４を拡散した後に、ＭＯＳトランジスタ４０
と５０の範囲をそれぞれ囲むｐ形の反転防止層２５とｎ
形の反転防止層２６を拡散した上でウエハの表面をフィ
ールド酸化膜２７で区切る。

【０００５】ｎｐｎ形のバイポーラトランジスタ３０は
ｐ形のベース層３１，ｎ形のエミッタ層３２とコレクタ
接続層３３，およびｐ形のベース接続層３４を順次拡散
して作り込まれ、ｎチャネル形のＭＯＳトランジスタ４
０はゲート４１を設けた後にｐ形のウエル２３に１対の
ｎ形のソース・ドレイン層４２とｐ形のサブストレート
接続層４３を拡散して作り込まれ、同様にｐチャネル形
のＭＯＳトランジスタ５０はゲート５１を設けた後にｎ
形のウエル２４に１対のｐ形のソース・ドレイン層５２
とｎ形のサブストレート接続層５３を拡散して作り込ま
れ、バイポーラトランジスタ３０からはコレクタＣとエ
ミッタＥとベースＢ用の端子が，ＭＯＳトランジスタ４
０と５０からはソースＳとドレインＤとゲートＧの端子
がそれぞれ図のように導出される。また、分離層２２に
拡散されたｐ形の基板接続層２８から接地端子Ｖｓが導
出される。

【０００６】なお、実際の製造工程ではこれらトランジ
スタ３０〜５０を作り込むための拡散は極力共通化され
、例えばｐ形の分離層２２とウエル２３とが，　ｎ形の
エミッタ層３２とコレクタ接続層３３とソース・ドレイ
ン層４２とサブストレート接続層５３とが，　ｐ形のベ
ース接続層３４とサブストレート接続層４３とソース・
ドレイン層５２と基板接続層２８とがそれぞれ同時に拡
散される。

【０００７】

【発明が解決しようとする課題】図９に例示した従来の
集積回路装置においても、製造工程の簡単化のためそれ
を構成する多数の半導体層中のかなりの部分について工
程を上述のように共通化することが可能であるが、ウエ
ハ内のエピタキシャル層が集積回路中の縦形回路要素の
動作電圧に合わせた不純物濃度で成長されるため、動作
電圧が異なる集積回路用のウエハに対してはプロセス条
件を切り換える必要が生じ、このため量産時の工程管理
が複雑化する問題がある。

【０００８】例えば、図９の集積回路装置中の縦形バイ
ポーラトランジスタ３０の動作電圧が前述の　２００Ｖ
から　１００Ｖに変わるとウエハのエピタキシャル層８
の不純物濃度を高めて３Ωｃｍの比抵抗で１０μｍの厚
みに成長させる。

【０００９】これに応じて、（ａ）　ｎ形のエピタキシ
ャル層８がｐチャネル形のＭＯＳトランジスタ５０のサ
ブストレートに適した不純物濃度になるので、それ用の
ウエル２４を拡散する必要がなくなり、（ｂ）　ｎチャ
ネル形のＭＯＳトランジスタ４０のウエル２３用のｐ形
不純物の導入量を増すため例えばイオン注入時のドーズ
量を増し、かつその熱拡散時間を長くとり、同様に（ｃ
）　バイポーラトランジスタ３０のベース層３１のｐ形
不純物もイオン注入時のドーズ量を増しその熱拡散時間
を長くとる、等のプロセス内容や条件を複数の工程に亘
って変更する必要が生じる。

【００１０】従来から集積回路装置の動作電圧ないしは
仕様に応じそのプロセス条件をこのように切り換えるの
は当然で不可欠と考えられて来たが、最近のように集積
回路装置の全体需要が増加するに伴って多種少量生産の
傾向が顕著になって来ると、個々の工程のプロセス条件
の変更内容そのものは些少であっても変更のつどその結
果の確認用プロセスが必要なので、全工程および全品種
に亘ってはプロセスの管理に非常に手間が掛かって製造
能率を全体的に低下させ、引いては製造コストを上昇さ
せる大きな要因となって来た。また、最近では仕様決定
後のできるだけ短期間内に試作試験を完了することが要
求されるので、集積回路装置の使用電圧ごとに必要なプ
ロセス条件の変更と確認がその開発期間を短縮する上で
の隘路になっている現状である。

【００１１】かかる実情に鑑み、本発明の目的は集積回
路中の縦形の回路要素の動作電圧が異なっても集積回路
装置をできるだけ同じプロセス条件で製造できるように
することにある。

【００１２】

【課題を解決するための手段】この目的は本発明によれ
ば、エピタキシャル層の上側部分と下側部分とが同じ導
電形の異なる不純物濃度で成長され、上側部分が横形回
路要素に，　下側部分が所定動作電圧の縦形回路要素に
それぞれ適する不純物濃度を有するウエハに集積回路を
作り込むことによって達成される。

【００１３】なお、上記の横形回路要素は通常のＭＯＳ
トランジスタ等を，縦形回路要素は通常のバイポーラト
ランジスタ，絶縁ゲートバイポーラトランジスタ，ＤＭ
ＯＳトランジスタ等をそれぞれ含み、縦形回路要素とは
その電流がエピタキシャル層の中を主として縦方向に流
れるものをいうこととする。

【００１４】上述のウエハに縦形バイポーラトランジス
タと横形ＭＯＳトランジスタを作り込む場合、エピタキ
シャル層の下側部分を前者のコレクタ領域の少なくとも
一部とし、上側部分を後者のサブストレートとして作り
込むことでよい。また、縦形回路要素がＤＭＯＳトラン
ジスタや絶縁ゲートバイポーラトランジスタの場合、エ
ピタキシャル層の上側および下側部分をそのドレイン領
域ないしコレクタ領域として作り込むことでよい。

【００１５】また、かかる集積回路用のウエハとしては
、ふつうはそのエピタキシャル層を同導電形の互いに異
なる不純物濃度で成長された上側層と下側層とからなる
２層構造にすることでよく、あるいは必要に応じエピタ
キシャル層内の不純物濃度を下側部分から上側部分に向
けて連続的に変化させることもできる。また、不純物濃
度分布については、エピタキシャル層の下側部分の不純
物濃度を縦形回路要素が高電圧用の場合は上側部分より
低め、低電圧用の場合は上側部分より高めて、上側部分
の不純物濃度を縦形回路要素の動作電圧のいかんに関せ
ず横形回路要素を作り込むに適した濃度にする。なお、
ウエハ内の縦形回路要素を作り込む範囲には基板とエピ
タキシャル層の間に通例のようにエピタキシャル層と同
じ導電形の埋込層を設けるのが望ましい。

【００１６】エピタキシャル層を２層構造とする場合は
、上述のように縦形回路要素の動作電圧と無関係に上側
層の不純物濃度を横形回路要素に適した値にするほか、
その厚みを一定にするのが有利である。さらにこの場合
の下側層の不純物濃度を縦形回路要素の動作電圧に適合
するよう選定し、さらにはその厚みもその動作電圧に応
じて選定するのが望ましい。

【００１７】

【作用】本発明は、横形回路要素や縦形回路要素用の浅
い拡散層をエピタキシャル層内のふつうは１０μｍ程度
までの上側部分に作り込むので、縦形回路要素の動作電
圧と無関係にこれらを本来は同じプロセス条件で作り込
むべきである点に着目したもので、前項の構成にいうよ
うにウエハのエピタキシャル層の上側部分には横形回路
要素に適した不純物濃度を持たせ、さらにエピタキシャ
ル層の下側部分には上側部分とともに縦形回路要素の動
作電圧に適合した不純物濃度を持たせることにより、集
積回路を構成する横形および縦形双方の回路要素の半導
体層の大部分を縦形回路要素の動作電圧に関せず同じプ
ロセス条件で作り込むことに成功したものである。

【００１８】なお、エピタキシャル層の上述の横形回路
要素に適する上側部分の不純物濃度は集積回路のいわゆ
るデザインルールに応じて選定され、よく知られている
ように例えば１μｍルールの集積回路では６μｍルール
の場合よりエピタキシャル層の表面，すなわちその上側
部分の不純物濃度が高く設定される。

【００１９】

【実施例】以下、図を参照して本発明の若干の実施例を
説明する。図１〜図６はウエハののエピタキシャル層が
上側層と下側層からなる２層構成の実施例に関し、下側
層の不純物濃度が上側層より低い実施例を図１〜図３に
，高い実施例を図４〜図６にそれぞれ示す。図７および
図８はエピタキシャル層内の不純物濃度が連続的に変化
する実施例に関する。これら図中の図９と対応する部分
に同符号が付されており、以下の説明中の重複部分は省
略することとする。

【００２０】第１実施例では、図１のウエハ１０内に縦
形回路要素３０として　ｎｐｎ形バイポーラトランジス
タと横形回路要素４０および５０としてｎチャネルおよ
びｐチャネル形のＭＯＳトランジスタとが作り込まれる
。横形回路要素４０と５０は低圧用であるが、縦形回路
要素３０は　２００Ｖの耐圧を要するものとする。

【００２１】図１のｐ形の基板１には比抵抗３０Ωｃｍ
のものを用い、ｎ形の埋込層２とｐ形の埋込分離層３を
その表面にあらかじめ拡散して置いた上でｎ形のエピタ
キシャル層を比抵抗が１５Ωｃｍで厚みが１４μｍの下
側層４と比抵抗が３Ωｃｍで厚みが６μｍの上側層６と
からなる２層構成で成長させてウエハ１０とする。上側
層６の３Ωｃｍの比抵抗は横形回路要素４０と５０であ
るＭＯＳトランジスタを例えば６μｍルールで作り込む
に適するもので、従ってｐチャネル形ＭＯＳトランジス
タである横形回路要素５０に対しては図９のｎ形のウエ
ル２４を拡散することなく上側層６をそのサブストレー
ト領域として用いる。なお、横形回路要素４０としての
ｎチャネル形ＭＯＳトランジスタのｐ形のウエル２３は
、従来と同様に分離層２２との同時拡散で作り込むこと
でよい。

【００２２】本発明では、このウエル２３と縦形回路要
素３０としてのバイポーラトランジスタのｎ形のコレク
タウォール層２１を除いて、全回路要素用の半導体層は
図示のようにすべて上側層６の中に作り込まれ、下側層
４はこれとともに縦形回路要素３０に所望の耐圧を持た
せるために用いられる。図２と図３はこの下側層４がも
つ役目を説明するためのもので、図２に縦形回路要素３
０を構成する半導体領域の不純物濃度Ｎの分布を，　図
３に対応する電界強度Ｅの分布をそれぞれ示す。

【００２３】図２は左側から順番にｐ形のベース層３１
，　ｎ形の上側層６，　ｎ形の下側層４，ｎ形の埋込層
２およびｐ形の基板１内の不純物濃度Ｎの分布を原子／
ｃｍ３　の単位でウエハ１０の表面からの深さｄの関数
として示すもので、図のようにベース層３１や埋込層２
に比べて上側層６と下側層４とからなるエピタキシャル
層内の不純物濃度がずっと低く、かつこの実施例では下
側層４内の不純物濃度Ｎが上側装置６内よりも前述のよ
うに低く設定されている。図３は縦形回路要素３０がオ
フ状態にあってｐ形のベース層３１とｎ形のエピタキシ
ャル層の間のｐｎ接合に逆方向電圧が掛かった時の空乏
層内の電界強度Ｅを示し、図示のように空乏層は不純物
濃度の高いベース層３１の方には僅かしか延びず、不純
物濃度の低いエピタキシャル層の上側層６と下側層４内
に主に延びる。

【００２４】従って、この縦形回路要素３０としての耐
圧の大部分はエピタキシャル層が分担することになるが
、その内部の電界強度Ｅは不純物濃度に応じた勾配で分
布するので、不純物濃度の低い下側層４内の勾配が図の
ように上側層６内の勾配よりも緩やかになる。回路要素
の耐圧はこの電界強度Ｅの分布曲線がもつ面積で決まる
から、図からわかるようにこの面積の大な下側層４の方
が耐圧を主に分担する。図には従来のエピタキシャル層
が均一な不純物濃度を有する場合の電界強度Ｅが破線で
示されており、縦形回路要素３０の耐圧を同じとしてこ
の破線と実線の電界強度Ｅの分布曲線のもつ面積は等し
い。

【００２５】この図３からわかるように、本発明ではこ
の実施例のように縦形回路要素３０の耐圧が高い場合で
も、横形回路要素４０や５０を作り込むに適するように
上側層４の不純物濃度を従来より高めるのでこの上側層
４が分担する耐圧は小さくなるが、下側層６の不純物濃
度を逆に従来より低めることによってこの減少分を補償
することができる。つまり、縦形回路要素３０が高耐圧
の場合は下側層４はその耐圧を主に分担する役目を果た
す。なお、上述では簡単化のためエピタキシャル層全体
の厚みを従来と同じとしたが、実際には必要とされる耐
圧分担量に見合うように下側層４の不純物濃度と厚みが
設定される。

【００２６】図４〜図６に本発明の第２実施例を示す。 この実施例では図４に示された縦形回路要素３０に要求
される耐圧が　１００Ｖと低いので、これを作り込むウ
エハ１１内のエピタキシャル層中の上側層６の不純物濃
度と厚みは第１実施例と同じとされるが、下側層５の不
純物濃度が前実施例と逆に上側層６より高められてその
比抵抗が例えば　１．４Ωｃｍに下げられ、その厚みも
６μｍ程度に減らされる。このように上側層６が同じな
ので、このウエハ１１内には図１の低圧用の横形回路要
素４０や５０を全く同じプロセス条件で作り込むことが
できるが、図４には便宜上そのかわりに縦形のｎチャネ
ル形ＤＭＯＳトランジスタ６０を作り込んだ例が示され
ている。ウエハ１１内のこれを作り込むべき範囲にはバ
イポーラトランジスタ３０に対すると同様にｎ形の埋込
層２が図のように設けられる。

【００２７】縦形回路要素３０としてのバイポーラトラ
ンジスタは図１や図９と同じなので、縦形のＤＭＯＳト
ランジスタ６０の部分のみを説明する。まず、埋込層２
に達するようｎ形のウォール層２１を拡散しかつゲート
６１を配設した上で、ｐ形のチャネル形成層６２を例え
ばバイポーラトランジスタのベース層３１と同時に拡散
し、ｎ形のソース層６３とドレイン接続層６４をバイポ
ーラトランジスタのエミッタ層３２と同時に作り込み、
さらにｐ形の接続層６５をバイポーラトランジスタのベ
ース接続層３４と同時に作り込む。ソース層６３と接続
層６５とを短絡する電極からソース端子Ｓ，接続層６４
からドレイン端子Ｄ，　ゲート６１からゲート端子Ｇを
それぞれ導出する。よく知られているように、このＤＭ
ＯＳトランジスタ６０のチャネルはゲート６１の下側の
チャネル形成層６２の表面に形成され、電流は下側層５
と上側層６からなるエピタキシャル層内を縦方向に流れ
る。

【００２８】図５は縦形回路要素３０内の不純物濃度Ｎ
をウエハ１１の表面からの深さｄの関数として示すもの
で、これに含まれている半導体領域は図２と同じで、ベ
ース層３１や埋込層２と比べ下側層５と上側層６からな
るエピタキシャル層の不純物濃度Ｎが低い点も同じであ
るが、下側層５の不純物濃度Ｎが前述のように上側層６
より高い点が異なる。図６はこの縦形回路要素３０の逆
バイアス状態における空乏層内の電界強度Ｅを示し、そ
の分布曲線の面積は図３の場合の当然半分になり、かつ
下側層５の方の不純物濃度Ｎが低いために曲線の勾配が
上側層６内よりも急峻になる。この図６にもエピタキシ
ャル層内の不純物濃度を均一な場合の電界強度Ｅの分布
を破線で示す。図からわかるように、本発明では上側層
６の不純物濃度Ｎを横形回路要素に適するよう従来より
低めるので上側層６の分担耐圧は増すが、この増加分を
下側層５の不純物濃度Ｎを逆に高めて補償する。このよ
うに、第２実施例では下側層５は縦形回路要素３０の順
方向抵抗を減らして電流容量を増し、それを作り込むに
要する面積を減少させる役目を果たす。

【００２９】なお、ＤＭＯＳトランジスタ６０はこの縦
形回路要素３０と同じく縦形であるから同程度の耐圧を
これに持たせることができる。

【００３０】図７と図８に第３実施例を示す。この第３
実施例では図１の第１実施例のようにエピタキシャル層
を下側層４と上側層６とからなる２層構成とするかわり
に、下側部分から上側部分に向け不純物濃度を連続的に
変化させるようにし、かかるエピタキシャル層７を用い
た時の図２に対応する不純物濃度Ｎを図７に，　図３に
対応する空乏層内の電界強度Ｅの分布曲線を図８にそれ
ぞれ示す。縦形回路要素の耐圧が　２００Ｖの場合、エ
ピタキシャル層７は図１の基板１上に例えば２０μｍの
厚みに成長され、その表面から図１と同じ要領で縦形回
路要素３０および横形回路要素４０や５０を作り込むこ
とができる。

【００３１】高耐圧の縦形回路要素３０を作り込む場合
、図７に示すようにそれ用のウエハ内のｎ形のエピタキ
シャル層７内の不純物濃度Ｎは図では右側であるその下
側部分から左側の上側部分に向けて連続的に高められ、
上側部分の表面の不純物濃度Ｎは横形回路要素４０と５
０を作り込むに適した図で破線で示すように図２の上側
層６に対応する値に選定される。このように不純物濃度
Ｎを連続的に変化させるための手段としては、エピタキ
シャル層７を成長させる際のシラン等の原料ガス中に含
ませるフォスフィンやアルシン等のｎ形不純物ガスの分
圧を時間的に制御することでよい。縦形回路要素３０の
耐圧が低くてよい場合は、エピタキシャル層７内の不純
物濃度Ｎはその下側部分から上側部分に向け連続的に逆
に低められるが、上側部分の表面の不純物濃度Ｎは横形
回路要素４０や５０を作り込むに適するように選ばれる
。図８に示す電界強度Ｅのエピタキシャル層７内の分布
は不純物濃度Ｎの連続的変化に対応して図４のような滑
らかな曲線となり、この実施例ではこの分布曲線の勾配
が上側部分で大に下側部分で小になる。図からわかるよ
うにエピタキシャル層７内の勾配が緩やかな部分が主に
耐圧を負担する。

【００３２】この第３実施例においても、横形回路要素
４０や５０をエピタキシャル層７の上側部分に縦形回路
要素３０の動作電圧とは無関係に同じプロセス条件で作
り込むことができる。また、エピタキシャル層７の下側
部分が果たす役目は図１の下側層４や図３の下側層５と
同様である。

【００３３】

【発明の効果】以上説明したとおり本発明では、縦形回
路要素と横形回路要素を含む集積回路を作り込むため、
基板上にエピタキシャル層をその不純物濃度が上側部分
と下側部分とで異なるよう成長させ、上側部分には横形
回路要素に，　下側部分には所定動作電圧の縦形回路要
素にそれぞれ適する不純物濃度を賦与したウエハを用い
て集積回路を構成する回路要素をこれに作り込むことに
よって、次の効果を上げることができる。

【００３４】（ａ）　エピタキシャル層の上側部分が横
形回路要素に適した不純物濃度を有するので、縦形回路
要素の動作電圧ないし耐圧値のいかんに関せず、縦形お
よび横形回路要素の動作特性上最も重要な半導体層を常
に一定のプロセス条件で作り込むことができ、縦形回路
要素に対してはエピタキシャル層の下側部分の不純物濃
度をその動作電圧に合わせることにより所望の耐圧値を
与えることができる。これにより、縦形回路要素の耐圧
とデザインルール別にウエハ仕様を統一して同種類のウ
エハには常に同じプロセス条件で集積回路装置を製造で
き、かかるプロセスの統一により集積回路装置の品質を
安定させ、かつ生産効率を向上してコストを低減するこ
とができる。

【００３５】（ｂ）　集積回路装置の動作電圧や動作特
性の仕様に合わせて従来のようにそれに適合するいわゆ
るプロセス条件出しをそのつど行なう必要がなくなるの
で、集積回路装置の開発期間を大幅に短縮することがで
きる。また、とくに多種少量生産の集積回路装置の製造
期間を短縮して短納期で供給することができる。

【００３６】（ｃ）　集積回路の横形回路要素中でもｐ
チャネルＭＯＳトランジスタのゲートの動作しきい値は
従来からばらつきが出やすく低値に安定させるのが困難
な問題があったが、本発明ではデザインルール別にエピ
タキシャル層の上側部分の不純物濃度が統一されるので
、常に１Ｖ程度の低い値に安定させることが可能になり
、しかもそのウエルを拡散する必要もなくなる。

【００３７】（ｄ）　集積回路の縦形回路要素に対しそ
れに要する耐圧に応じエピタキシャル層の下側部分の不
純物濃度を最適化てきるので、その順方向抵抗を減少さ
せて電流容量を増加させ、集積回路中でもとくに広いチ
ップ面積を占有しやすい縦形回路要素を小形化すること
ができる。

【００３８】このように本発明は、バイポーラトランジ
スタ，絶縁ゲートバイポーラトランジスタ，ＤＭＯＳト
ランジスタ等の種々の電圧下で動作する縦形回路要素が
横形回路要素とともに組み込まれる集積回路装置に適用
して、その製造プロセス条件を統一して量産効率を上げ
、多種少量生産の場合でもその開発期間や製造期間を短
縮し、その品質を安定化して性能を高め、かつ製造コス
トを低減できる著効を奏し得るもので、半導体集積回路
の一層の発展に貢献することが期待される。

【図面の簡単な説明】

【図１】本発明の第１実施例の集積回路装置を作り込ん
だウエハの断面図である。

【図２】第１実施例における縦形回路要素内の不純物濃
度分布図である。

【図３】第１実施例における縦形回路要素の空乏層内の
電界強度分布図である。

【図４】本発明の第２実施例の集積回路装置を組み込ん
だウエハの断面図である。

【図５】第２実施例における縦形回路要素内の不純物濃
度分布図である。

【図６】第２実施例における縦形回路要素の空乏層内の
電界強度分布図である。

【図７】本発明の第３実施例における縦形回路要素内の
不純物濃度分布図である。

【図８】第３実施例における縦形回路要素の空乏層内の
電界強度分布図である。

【図９】従来技術による集積回路装置を組み込んだウエ
ハの断面図である。

【符号の説明】

１　　　　　　基板 ４　　　　　　２層構成のエピタキシャル層の下側層５
　　　　　　２層構成のエピタキシャル層の下側層６　
　　　　　２層構成のエピタキシャル層の上側層７　　
　　　　不純物濃度が連続変化するエピタキシャル層１
０　　　　　　下側層の不純物濃度が低いウエハ１１　
　　　　　下側層の不純物濃度が高いウエハ３０　　　
　　　縦形回路要素としてのバイポーラトランジスタ４
０　　　　　　横形回路要素としてのｎチャネルＭＯＳ
トランジスタ ５０　　　　　　横形回路要素としてのｐチャネルＭＯ
Ｓトランジスタ ６０　　　　　　縦形回路要素としてのＤＭＯＳトラン
ジスタＥ　　　　　　縦形回路要素の空乏層内の電界強
度Ｎ　　　　　　不純物濃度

Claims (7)

【特許請求の範囲】
1. 【請求項１】基板上にエピタキシャル層を成長させてな
   りその表面から集積回路を構成する縦形回路要素と横形
   回路要素とを作り込むべきウエハであって、エピタキシ
   ャル層の上側部分と下側部分とを同導電形の互いに異な
   る不純物濃度で成長させ、上側部分に横形回路要素に適
   する不純物濃度，下側部分に上側部分とともに所定の動
   作電圧の縦形回路要素に適する不純物濃度をそれぞれ賦
   与したことを特徴とする集積回路用ウエハ。
2. 【請求項２】請求項１に記載のウエハにおいて、エピタ
   キシャル層を互いに異なる不純物濃度で成長させた上側
   層と下側層からなる２層構造に構成したことを特徴とす
   る集積回路用ウエハ。
3. 【請求項３】請求項１に記載のウエハにおいて、エピタ
   キシャル層を下側部分から上側部分に向けて連続的に変
   化する不純物濃度で成長させたことを特徴とする集積回
   路用ウエハ。
4. 【請求項４】請求項１に記載のウエハにおいて、縦形回
   路要素が高電圧用であり、エピタキシャル層の下側部分
   の不純物濃度を上側部分よりも低めたことを特徴とする
   集積回路用ウエハ。
5. 【請求項５】請求項１に記載のウエハにおいて、縦形回
   路要素が低電圧用であり、エピタキシャル層の下側部分
   の不純物濃度を上側部分よりも高めたことを特徴とする
   集積回路用ウエハ。
6. 【請求項６】基板上に上側部分と下側部分が互いに異な
   る不純物濃度で成長されたエピタキシャル層に下側部分
   をコレクタ領域の少なくとも一部とする縦形バイポーラ
   トランジスタと，上側部分をサブストレートとする横形
   ＭＯＳトランジスタとを作り込んでなる集積回路装置。
7. 【請求項７】基板上に上側部分と下側部分が互いに異な
   る不純物濃度で成長されたエピタキシャル層に下側部分
   を少なくともコレクタ領域の一部とする縦形バイポーラ
   トランジスタと，上側部分および下側部分をドレイン領
   域とする縦形ＤＭＯＳトランジスタとを作り込んでなる
   集積回路装置。