JPH04242968A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH04242968A
JPH04242968A JP3000305A JP30591A JPH04242968A JP H04242968 A JPH04242968 A JP H04242968A JP 3000305 A JP3000305 A JP 3000305A JP 30591 A JP30591 A JP 30591A JP H04242968 A JPH04242968 A JP H04242968A
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self
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gate electrode
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Yoshirou Nakayama
中山　▲よし▼郎
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関し
、特に化合物半導体集積回路に係り、出力電圧増大を意
図した半導体集積回路に関する。
【０００２】一般に、ＦＥＴのピンチオフ電圧を小さく
するために薄い活性層が用いられるが、ＧａＡｓなどの
ように表面準位によって表面空乏層が生じる化合物半導
体材料を用いると、活性層が薄い分、表面空乏層のチャ
ネル中に占める割合が増してチャネルが狭められてしま
う。その結果、寄生抵抗、特に、ソース抵抗ＲＳ　が大
きくなり、相互コンダクタンスが低下する。そこで、寄
生抵抗ＲＳ　を極力下げるために、表面空乏層の影響を
少なくする工夫が種々なされる。
【０００３】ゲート電極に自己整合して形成された高濃
度不純物層を持つＦＥＴ、いわゆる自己整合型（セルフ
アライン型）ＦＥＴはその工夫のひとつである。高濃度
不純物層がゲート近傍まできているので、ＲＳ　を極め
て小さくすることができる。
【０００４】
【従来の技術】図５は従来の半導体集積回路を示す図で
ある。１０は内部回路を構成するロジック部、１１は負
荷を駆動するドライバ部であり、ロジック部１０は内部
信号Ｓ１　を論理信号Ｓ２（およびＳ２の反転信号Ｓ２
Ｘ）に変換する。ドライバ部１１はこの論理信号Ｓ２お
よびＳ２Ｘの振幅を増大して、負荷を駆動できる充分な
大きさの駆動信号Ｓ３（およびＳ３の反転信号Ｓ３Ｘ）
に変換する。なお、Ｔ１〜Ｔ４は自己整合型ＦＥＴ、Ｒ
１およびＲ２は抵抗である。
【０００５】ここで、駆動信号Ｓ３およびＳ３Ｘの振幅
値は、Ｔ２、Ｔ３のスイッチング動作に伴うＲ１、Ｒ２
の両端電位ＥＲ１、ＥＲ２で与えられる。例えば、Ｓ３
の振幅値は、オフ状態のときのＴ２のドレイン電圧ＶＤ
２ｏｆｆ（ＶＤ２ｏｆｆ＝ＶＤＤ）から、オン状態のと
きのＴ２のドレイン電圧ＶＤ２ｏｎ（ＶＤ２ｏｎ＝ＶＤ
Ｄ−ＥＲ１）を引いた値、すなわちＥＲ１で与えられる
。
【０００６】
【発明が解決しようとする課題】しかしながら、かかる
従来の半導体集積回路にあっては、ドライバ部のＦＥＴ
が自己整合型であったため、駆動信号の振幅値が最大で
も５Ｖ（一般に安全率を見込んで３Ｖ）にしかならず、
特に５Ｖ以上の駆動信号を必要とする負荷をドライブで
きないといった問題点がある。
【０００７】すなわち、図５において、駆動信号Ｓ３（
およびＳ３の反転信号Ｓ３Ｘ）の振幅を５Ｖ以上にする
には、２つの電源ＶＤＤ、ＶＳＳ間の電位差を少なくと
も１０Ｖ以上にしなければならないが、こうすると、オ
フ状態のＴ２（またはＴ３）のドレイン−ソース間に当
該電位差（１０Ｖ以上）が印加されてしまい、自己整合
型ＦＥＴのドレイン耐圧が高々４Ｖ〜６Ｖ程度であるか
ら、結局、Ｔ２（またはＴ３）が永久破壊してしまう。
【０００８】そこで、本発明は、負荷駆動信号の振幅を
５Ｖ以上にできる半導体集積回路を提供することを目的
とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するためその原理図を図１に示すように、ゲート電極
に自己整合して形成された高濃度不純物層を持つ第１Ｆ
ＥＴと、ゲート電極から分離して形成された高濃度不純
物層を持つ第２ＦＥＴとを共通の化合物半導体基板上に
形成し、前記第１ＦＥＴの出力電圧ＩＮ２を前記第２Ｆ
ＥＴを介して取り出すと共に、該取り出した電圧ＯＵＴ
を負荷駆動信号として使用することを特徴とする。
【００１０】但し、ＩＮ１は第１ＦＥＴの入力電圧、Ｖ
ＤＤ１は第１ＦＥＴの高電位側電源電圧、ＶＳＳ１は第
１ＦＥＴの低電位側電源電圧、ＶＤＤ２は第２ＦＥＴの
高電位側電源電圧、ＶＳＳ２は第２ＦＥＴの高電位側電
源電圧である。
【００１１】
【作用】本発明では、第２ＦＥＴ、すなわち非自己整合
型（ノンセルフアライン型）ＦＥＴの出力電圧で負荷が
駆動される。
【００１２】ここで、ノンセルフアライン型ＦＥＴとし
ては、例えばＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐ−ｅｄ　
Ｄｒａｉｎ　）構造のＦＥＴがある。ドレイン−ソース
間の距離が長く、ドレイン−ソース耐圧が大きい（一般
に１０Ｖ〜１５Ｖ）特長がある。
【００１３】従って、ＶＤＤ２、ＶＳＳ２間の電位差を
、１０Ｖ以上（当然、ドレイン−ソース耐圧の制限内）
に大きくすることができ、駆動信号ＯＵＴの振幅を５Ｖ
以上にすることができる。
【００１４】
【実施例】以下、本発明を図面に基づいて説明する。図
２、図３は本発明に係る半導体集積回路の一実施例を示
す図である。
【００１５】図２において、２０はロジック部、３０は
ドライバ部である。ロジック部２０は、３個の自己整合
型ＦＥＴ２１、２２、２３を含み、ＦＥＴ２１および２
２のソースを共通にしてＦＥＴ２３のドレインに接続し
、ＦＥＴ２３のゲートおよびソースを低電位側電源ＶＳ
Ｓ２０（例えば−５．２Ｖ）に接続する。また、ＦＥＴ
２１のドレインを高電位側電源ＶＤＤ２０（例えば０Ｖ
）に接続し、ＦＥＴ２２のドレインから出力電圧Ｖ２０
を取り出す。
【００１６】一方、ドライバ部３０は、１個の非自己整
合型ＦＥＴ３１を含み、ＦＥＴ３１のソースを上記ＦＥ
Ｔ２２のドレインに接続し、ＦＥＴ３１のドレインを抵
抗Ｒ３１を介して高電位側電源ＶＤＤ３０に接続する。 また、ＦＥＴ３１のゲートを抵抗Ｒ３２とＲ３３の接続
点Ｐ３０に繋ぎ、Ｒ３２とＲ３３をそれぞれ高電位側電
源ＶＤＤ３１と低電位側電源ＶＳＳ３０とに接続する。 なお、Ｖ３０は負荷を駆動するための駆動電圧（負荷駆
動信号）で、ＦＥＴ３１のドレインから取り出される。
【００１７】図３は、ロジック部２０の自己整合型ＦＥ
Ｔ（例えばＦＥＴ２２）とドライバ部３０の非自己整合
型ＦＥＴ３１の構造を示す断面図である。ここで、ＦＥ
Ｔ２２は発明の要旨に記載の第１ＦＥＴであり、ＦＥＴ
３１は発明の要旨に記載の第２ＦＥＴである。
【００１８】この図において、自己整合型ＦＥＴ２２を
図面の下半分に表し、非自己整合型ＦＥＴ３１を図面の
上半分に表す。
【００１９】これらのＦＥＴは、共通の化合物半導体（
ＧａＡｓ）基板４０上に形成されている。すなわち、同
一チップ上に形成されている。なお、図中の符号Ａ、Ｂ
は接続記号である。
【００２０】自己整合型ＦＥＴ２２は、ドレイン電極Ｄ
２２、ゲート電極Ｇ２２およびソース電極Ｓ２２を備え
ると共に、ゲート電極Ｇ２２に自己整合して形成された
２つの高濃度不純物層４１、４２を備え、さらに、ゲー
ト電極Ｇ２２の直下で且つ２つの高濃度不純物層４１、
４２の間隙Ｌ２２にチャネル領域４３を形成する。
【００２１】非自己整合型ＦＥＴ３１は、ドレイン電極
Ｄ３１、ゲート電極Ｇ３１およびソース電極Ｓ３１を備
えると共に、ゲート電極Ｇ３１から分離して形成された
２つの高濃度不純物層４４、４５を備え、さらに、ゲー
ト電極Ｇ３１の直下で且つ２つの高濃度不純物層４４、
４５の間隙Ｌ３１にチャネル領域４６を形成する。
【００２２】自己整合型ＦＥＴ２２と非自己整合型ＦＥ
Ｔ３１の構造上の大きな違いは、２つの高濃度不純物層
の間隔（Ｌ２２、Ｌ３１）にある。例えば、双方のゲー
ト電極長を略等しいとすると、必ずＬ２２＜Ｌ３１の関
係になる。
【００２３】ここで、上記間隔は、ドレイン−ソース耐
圧を決定する因子の１つである。間隔を広げると耐圧を
向上できる。非自己整合型ＦＥＴ３１のドレイン−ソー
ス耐圧は、自己整合型ＦＥＴ２２のそれよりも倍以上大
きく、一般に、自己整合型の４Ｖ〜６Ｖに対して非自己
整合型では１０Ｖ〜１５Ｖである。
【００２４】従って、本実施例によれば、耐圧の大きな
非自己整合型のＦＥＴ３１をドライバ部３０に用いたの
で、当該ＦＥＴ３１のオフ時のドレイン−ソース間電圧
を１０Ｖ以上（言うまでもなく耐圧が上限となる）に高
めることができ（従来例では高々５Ｖ程度）、その結果
、当該ＦＥＴ３１のドレインから取り出される駆動電圧
Ｖ３０の振幅を５Ｖ以上にすることができる。
【００２５】なお、非自己整合型ＦＥＴ３１を用いると
、その広い間隔Ｌ３１によって特にソース抵抗ＲＳ　が
高くなり、動作速度の点で不都合を生ずる恐れがある。 この対策としては、例えば図４に示すように、自己整合
型ＦＥＴのゲート電極長Ｌａをできるだけ小さくすると
共に、非自己整合型ＦＥＴのゲート電極長Ｌｂをできる
だけ小さくするのが好ましい。
【００２６】これは、一般にＬａの最小限界が０．８μ
ｍ程度であり、これに対してＬｂの最小限界が０．２５
μｍ程度であるからで、従って、微小なＬｂにより、非
自己整合型ＦＥＴの実質的なチャネル長を縮小でき、動
作速度を向上できるからである。
【００２７】
【発明の効果】本発明によれば、自己整合型ＦＥＴ（第
１ＦＥＴ）の出力電圧を非自己整合型ＦＥＴ（第２ＦＥ
Ｔ）を介して取り出すと共に、該取り出した電圧を負荷
駆動信号として使用したので、第２ＦＥＴのドレイン−
ソース間電圧を高めることができ、負荷駆動信号の振幅
を５Ｖ以上にすることができる。
【図面の簡単な説明】
【図１】本発明の原理構成図である。
【図２】一実施例の構成図である。
【図３】一実施例のＦＥＴ構造を示す断面図である。
【図４】一実施例の好ましいＦＥＴ構造を示す断面図で
ある。
【図５】従来例の構成図である。
【符号の説明】
Ｖ３０……駆動電圧（負荷駆動信号） ２２……ＦＥＴ（第１ＦＥＴ） ３１……ＦＥＴ（第２ＦＥＴ） ４０……化合物半導体基板

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】ゲート電極に自己整合して形成された高濃
    度不純物層を持つ第１ＦＥＴと、ゲート電極から分離し
    て形成された高濃度不純物層を持つ第２ＦＥＴとを共通
    の化合物半導体基板上に形成し、前記第１ＦＥＴの出力
    電圧を前記第２ＦＥＴを介して取り出すと共に、該取り
    出した電圧を負荷駆動信号として使用することを特徴と
    する半導体集積回路。
JP3000305A 1991-01-08 1991-01-08 半導体集積回路 Withdrawn JPH04242968A (ja)

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JP3000305A JPH04242968A (ja) 1991-01-08 1991-01-08 半導体集積回路
US07/817,092 US5256915A (en) 1991-01-08 1992-01-06 Compound semiconductor integrated circuit
EP92100155A EP0494642A1 (en) 1991-01-08 1992-01-07 Compound semiconductor integrated circuit

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