JPH04242088A - Ｉｃソケット - Google Patents

Ｉｃソケット

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Publication number
JPH04242088A
JPH04242088A JP3003054A JP305491A JPH04242088A JP H04242088 A JPH04242088 A JP H04242088A JP 3003054 A JP3003054 A JP 3003054A JP 305491 A JP305491 A JP 305491A JP H04242088 A JPH04242088 A JP H04242088A
Authority
JP
Japan
Prior art keywords
socket
pin
pad
printed wiring
pins
Prior art date
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Pending
Application number
JP3003054A
Other languages
English (en)
Inventor
Shunsuke Fujimoto
俊介 藤本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP3003054A priority Critical patent/JPH04242088A/ja
Priority to US07/823,163 priority patent/US5316975A/en
Publication of JPH04242088A publication Critical patent/JPH04242088A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/05—Etch and refill
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/902—Capping layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/906—Cleaning of wafer as interim step

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＩＣソケット、特にスモ
ール・アウトライン・パッケージ（以下ＳＯＰという）
用のＩＣソケットに関する。
【０００２】
【従来の技術】従来、この種のＩＣソケットは、ソケッ
ト本体は面実装タイプではなく、ＳＯＰをソケットを介
しプリント配線基板に実装するには、ＤＩＰ（Ｄｕａｌ
　　Ｉｎ−Ｌｉｎｅ　　Ｐａｃｋａｇｅ）と同様にスル
ホールが必要であり、しかも、プリント配線基板上にＳ
ＯＰ実装用のパッドが存在していれば、ソケットを使用
した実装は不可能であった。
【０００３】
【発明が解決しようとする課題】上述した従来のＩＣソ
ケットは、そのリード部がＤＩＰと同様のピン状になっ
ており、プリント配線基板にこのソケットを実装する際
には、スルホールが必要であり、表面実装用のプリント
配線基板にソケット付けする際には、その部分だけあら
かじめスルホールにしておかなければならないという欠
点があった。
【０００４】また、そのスルホールの位置も、ソケット
のピン間隔及び並びに合わせなければならないが、ＳＯ
Ｐ用ＩＣソケットのピンはＤＩＰ用のスルホールにも合
わず、ソケット独自のピン間隔と並びであるので使用す
るソケットにあわせたものが必要であるという欠点があ
った。
【０００５】さらに、現在では、多層のプリント配線基
板の使用が増加しているが、この多層の基板には、スル
ホールをあけてピンのあるソケットを実装するのは、ハ
ンダ付けなど実装（製造）技術上むずかしいという欠点
があった。
【０００６】
【課題を解決するための手段】本発明のＩＣソケットは
、ＩＣのピンを下方へ押えつけるための弾力性のある突
起部の付いたソケットの蓋部と、ＩＣのピンがずれるの
を防ぐ為の格子状の枠の付いたソケット底部と、ＩＣの
ピンとの接触及びプリント配線基板上のＩＣパッドとの
接触を密にする為とＩＣピンの位置ずれ防止の為に双方
にすこしずつめり込む小さな先のとがった突起物のつい
たＩＣピンとプリント配線基板を接続する為のソケット
・パッドとを含んで構成される。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
【０００８】図１は本発明の一実施例の縦断面図、図２
は図１のＡ−Ａ線断面図である。ソケットの蓋部２には
、ＩＣのピン４に対応して弾力性のある突起３があり、
これがＩＣのピン４を押えつけることによってピン４と
ソケット・パッド５間、ソケット・パッドとプリント配
線基板８上のパッド７間の接続を担っている。ソケット
の底部は格子状になっており、ＩＣのピン４がそれによ
ってほとんど動かない様になっている。
【０００９】さらに、底部９には、ソケット・パッド５
と呼ぶプリント配線基板８上にあるパッドぐらいの大き
さの金属板があり、これが従来のソケットのピンの役割
を果す。また、このソケット・パッド５にはその両面に
小さな先のとがった突起６がついており、このソケット
の蓋を閉めると、蓋部２についている突起３が、ＩＣの
ピン４を押えつけ、それによって、このソケット・パッ
ド５の小さな突起６がＩＣのピン４とプリント配線基板
８の双方にくい込み、しっかりとした接続がされる様に
なっている。
【００１０】
【発明の効果】以上説明したように本発明は、ソケット
の蓋に弾力性のある突起物をＩＣのピンごとに設け、ソ
ケットの底部は、ＩＣのピンがずれないように格子状に
し、従来のソケットではピンになっていた部分を、ソケ
ット・パッドと呼ぶ金属板にすることにより、次の様な
効果がある。
【００１１】１．ソケット自体を表面実装でき、しかも
パッドを利用するので、プリント配線基板はソケットを
使用する可能性がある部分でも、表面実装を考えた実使
用状態での設計が出来る効果があり、多層プリント配線
基板上でもＩＣをソケット付け出来る効果もある。
【００１２】２．ソケットのピンが金属板のみになるの
で、ソケットのピンによるインダクタンスが減り、従っ
てグランドノイズが減るので、ソケット付けを行なって
も、それによる誤動作を防げるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を示す断面図である。
【図２】図１のＡ−Ａ線断面図である。
【符号の説明】
１　　　　ＳＯＰ ２　　　　蓋部 ３　　　　突起 ４　　　　ピン ５　　　　ソケット・パッド ６　　　　突起 ７　　　　パッド ８　　　　プリント配線基板 ９　　　　底部

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　ＩＣのピン及びプリント配線基板上の
    パッドとの接触を密にする為と前記ＩＣピンの位置ずれ
    を防ぐ為の小さな先のとがった突起物があるソケット・
    パッドと、ソケット蓋部に設けられたＩＣピンを前記ソ
    ケット・パッドに押えつけるための弾力性のある突起物
    と、ソケット底部に設けられたピンずれ防止用の格子状
    の枠とを備えることを特徴とするＩＣソケット。
JP3003054A 1991-01-16 1991-01-16 Ｉｃソケット Pending JPH04242088A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP3003054A JPH04242088A (ja) 1991-01-16 1991-01-16 Ｉｃソケット
US07/823,163 US5316975A (en) 1991-01-16 1992-01-21 Method of forming multilevel interconnections in a semiconductor integrated circuit

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JPH04242088A true JPH04242088A (ja) 1992-08-28

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ID=11546615

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US5316975A (en) 1994-05-31

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