JPH04236509A - 送信機の自動出力制御回路 - Google Patents
送信機の自動出力制御回路Info
- Publication number
- JPH04236509A JPH04236509A JP3016942A JP1694291A JPH04236509A JP H04236509 A JPH04236509 A JP H04236509A JP 3016942 A JP3016942 A JP 3016942A JP 1694291 A JP1694291 A JP 1694291A JP H04236509 A JPH04236509 A JP H04236509A
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- 238000001514 detection method Methods 0.000 claims abstract description 32
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
Landscapes
- Amplitude Modulation (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、送信機において自動
出力制御を行う際、検波器によって検波歪を帰還させる
ことにより生じる相互変調歪を低減する送信機の自動出
力制御回路に関するものである。
出力制御を行う際、検波器によって検波歪を帰還させる
ことにより生じる相互変調歪を低減する送信機の自動出
力制御回路に関するものである。
【０００２】
【従来の技術】図１０は従来の送信機の自動出力制御回
路を示すブロック図であり、図において、１はシリアル
データのシリアル／パラレル変換器、２はパラレルデー
タの直交変調器、３は直交変調器２の出力を減衰させる
アッテネータ、４は出力アンプ、５は検波ダイオードか
らなる検波器、６はパラレルデータの包絡線を検出する
包絡線検出部、７はディジタル／アナログ変換器、８は
ディジタル／アナログ変換器７の出力値と基準値電圧と
を比較する比較器である。
路を示すブロック図であり、図において、１はシリアル
データのシリアル／パラレル変換器、２はパラレルデー
タの直交変調器、３は直交変調器２の出力を減衰させる
アッテネータ、４は出力アンプ、５は検波ダイオードか
らなる検波器、６はパラレルデータの包絡線を検出する
包絡線検出部、７はディジタル／アナログ変換器、８は
ディジタル／アナログ変換器７の出力値と基準値電圧と
を比較する比較器である。
【０００３】次に動作について説明する。まず、シリア
ルデータはシリアル／パラレル変換器１でパラレルデー
タに変換される。このパラレルデータは直交変調器２に
より直交変調され、アッテネータ３はその直交変調出力
を減衰し、送信機の出力をコントロールするように、出
力アンプ５にて必要な送信機出力レベルまで増幅する。 一方、検波器５では出力アンプ４からの送信機出力レベ
ルを検出し、この検出出力が比較器６に入力される。包
絡線検出部６はシリアル／パラレル変換器１で得られた
パラレルデータの包絡線を検出し、ディジタル／アナロ
グ変換器７で包絡線の振幅レベルをアナログ変換する。 比較器８は検波器５で得られた検波レベルと、包絡線検
出部６で得られた包絡線の振幅レベルのアナログ値とを
比較し、送信機出力が一定となるように、アッテネータ
３に帰還をかける。ここで、上記比較器８には制御部か
ら基準値電圧（ＶＲＥＦ ） が与えられており、この
基準値電圧の値によりアッテネータ３の減衰量を調節し
、出力アンプ４の出力レベルを可変する。
ルデータはシリアル／パラレル変換器１でパラレルデー
タに変換される。このパラレルデータは直交変調器２に
より直交変調され、アッテネータ３はその直交変調出力
を減衰し、送信機の出力をコントロールするように、出
力アンプ５にて必要な送信機出力レベルまで増幅する。 一方、検波器５では出力アンプ４からの送信機出力レベ
ルを検出し、この検出出力が比較器６に入力される。包
絡線検出部６はシリアル／パラレル変換器１で得られた
パラレルデータの包絡線を検出し、ディジタル／アナロ
グ変換器７で包絡線の振幅レベルをアナログ変換する。 比較器８は検波器５で得られた検波レベルと、包絡線検
出部６で得られた包絡線の振幅レベルのアナログ値とを
比較し、送信機出力が一定となるように、アッテネータ
３に帰還をかける。ここで、上記比較器８には制御部か
ら基準値電圧（ＶＲＥＦ ） が与えられており、この
基準値電圧の値によりアッテネータ３の減衰量を調節し
、出力アンプ４の出力レベルを可変する。
【０００４】
【発明が解決しようとする課題】従来の送信機の自動出
力制御回路は以上のように構成されているので、検波器
５として用いる検波ダイオードの検波特性が非線形であ
るため、歪んだ信号をアッテネータ３に帰還させること
となり、このため送信機の相互変調歪レベルが低減しな
いなどの課題があった。
力制御回路は以上のように構成されているので、検波器
５として用いる検波ダイオードの検波特性が非線形であ
るため、歪んだ信号をアッテネータ３に帰還させること
となり、このため送信機の相互変調歪レベルが低減しな
いなどの課題があった。
【０００５】この発明は上記のような課題を解消するた
めになされたもので、検波による信号歪を取り除くこと
により、相互変調歪を低減できる送信機の自動出力制御
回路を得ることを目的とする。
めになされたもので、検波による信号歪を取り除くこと
により、相互変調歪を低減できる送信機の自動出力制御
回路を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る送信機の
自動出力制御回路は、送信機出力を出力制御用の帰還信
号として取り出す検波器に対して、この検波器の検波特
性の非直線性を補正し、かつこの補正後の信号を比較器
に入力する検波特性補正器を接続したものである。
自動出力制御回路は、送信機出力を出力制御用の帰還信
号として取り出す検波器に対して、この検波器の検波特
性の非直線性を補正し、かつこの補正後の信号を比較器
に入力する検波特性補正器を接続したものである。
【０００７】
【作用】この発明における検波特性補正器は、検波ダイ
オードなどの検波器により得られた非線形な検波特性を
、歪のない線形化された信号に補正し、この補正後の信
号により帰還をかけて出力補正することによって、ルー
プ特性を改善し、結果的に送信機の相互変調歪を低下さ
せる。
オードなどの検波器により得られた非線形な検波特性を
、歪のない線形化された信号に補正し、この補正後の信
号により帰還をかけて出力補正することによって、ルー
プ特性を改善し、結果的に送信機の相互変調歪を低下さ
せる。
【０００８】
【実施例】以下、この発明の一実施例を図について説明
する。図１において、９は検波器５に接続された検波補
正器で、これが検波器５の出力をディジタル変換するア
ナログ／ディジタル変換器１０およびディジタルデータ
を線形データに補正して格納するリードオンリメモリ１
１とからなる。１２はリードオンリメモリ１１内のディ
ジタルデータをアナログ変換するディジタル／アナログ
変換器で、これの出力は比較器８に入力されるようにな
っている。なお、このほかの、図１０に示したものと同
一ブロックには同一符号を付して、その重複する説明を
省略する。
する。図１において、９は検波器５に接続された検波補
正器で、これが検波器５の出力をディジタル変換するア
ナログ／ディジタル変換器１０およびディジタルデータ
を線形データに補正して格納するリードオンリメモリ１
１とからなる。１２はリードオンリメモリ１１内のディ
ジタルデータをアナログ変換するディジタル／アナログ
変換器で、これの出力は比較器８に入力されるようにな
っている。なお、このほかの、図１０に示したものと同
一ブロックには同一符号を付して、その重複する説明を
省略する。
【０００９】次に動作について説明する。まず、シリア
ル／パラレル変換器ではシリアルデータをパラレルデー
タに変換し、直交変調器２はこのパラレルデータを直交
変調する。アッテネータ３では直交変調されたデータの
出力制御を行い、出力アンプ４が所定の送信機出力レベ
ルまで増幅する。また、検波器５では出力アンプ４の出
力を検波する。図２はこの検波器５で得られる検波特性
を示し、実線ａで示すように、その電圧−電流特性によ
り検波電圧は出力アンプ４の出力電力の２乗もしくは、
１／２乗に比例するなど、検波特性は非線形となってい
る。従って、出力アンプ４の出力に振幅変動があると、
検波電圧は歪んだ電圧となってしまう。そこで、検波器
５の出力を検波特性補正器９のアナログ／ディジタル変
換器１０でディジタル変換し、このディジタルデータを
リードオンリメモリ１１により線形の検波特性になるよ
う、図２の点線ｂで示すように補正しもしくは作りかえ
、ディジタル／アナログ変換器１２でアナログ変換を行
って、比較器８に入力する。一方、包絡線検出部６では
パラレルデータのＩ，Ｑ値の振幅値
ル／パラレル変換器ではシリアルデータをパラレルデー
タに変換し、直交変調器２はこのパラレルデータを直交
変調する。アッテネータ３では直交変調されたデータの
出力制御を行い、出力アンプ４が所定の送信機出力レベ
ルまで増幅する。また、検波器５では出力アンプ４の出
力を検波する。図２はこの検波器５で得られる検波特性
を示し、実線ａで示すように、その電圧−電流特性によ
り検波電圧は出力アンプ４の出力電力の２乗もしくは、
１／２乗に比例するなど、検波特性は非線形となってい
る。従って、出力アンプ４の出力に振幅変動があると、
検波電圧は歪んだ電圧となってしまう。そこで、検波器
５の出力を検波特性補正器９のアナログ／ディジタル変
換器１０でディジタル変換し、このディジタルデータを
リードオンリメモリ１１により線形の検波特性になるよ
う、図２の点線ｂで示すように補正しもしくは作りかえ
、ディジタル／アナログ変換器１２でアナログ変換を行
って、比較器８に入力する。一方、包絡線検出部６では
パラレルデータのＩ，Ｑ値の振幅値
【００１０】
【数１】
【００１１】を演算し、ディジタル／アナログ変換器７
でその演算値をアナログ変換する。比較器８では各ディ
ジタル／アナログ変換器７，１２が出力するアナログ値
を比較演算して、アッテネータ３に帰還させる。なお、
この場合において、図示しない制御部からの基準信号電
圧（ＶＲＥＦ ） により、そのアッテネータ３の減衰
量を変化させることにより、出力アンプ４の出力を任意
に設定できる。
でその演算値をアナログ変換する。比較器８では各ディ
ジタル／アナログ変換器７，１２が出力するアナログ値
を比較演算して、アッテネータ３に帰還させる。なお、
この場合において、図示しない制御部からの基準信号電
圧（ＶＲＥＦ ） により、そのアッテネータ３の減衰
量を変化させることにより、出力アンプ４の出力を任意
に設定できる。
【００１２】ここで、ディジタル／アナログ変換器７の
出力値、即ち包絡線の振幅レベルは一定であるのに対し
、ディジタル／アナログ変換器１２の出力値、即ち出力
アンプ４の出力の検波電圧は、変調による振幅変動や出
力アンプ４の出力レベル変動で変化する。比較器８では
このディジタル／アナログ変換器７，１２の各出力を比
較し、出力アンプ４の出力が高過ぎるようであれば、ア
ッテネータ３の減衰量を大きくする信号を送り、逆に出
力アンプ４の出力が低過ぎるようであれば、その減衰量
を小さくする信号を送る。このとき、このアッテネータ
３に送られる信号は、出力アンプ４の出力レベルにリニ
アに追従するため、ループ特性は改善され、出力アンプ
４の出力の相互変調歪レベルが低下する。
出力値、即ち包絡線の振幅レベルは一定であるのに対し
、ディジタル／アナログ変換器１２の出力値、即ち出力
アンプ４の出力の検波電圧は、変調による振幅変動や出
力アンプ４の出力レベル変動で変化する。比較器８では
このディジタル／アナログ変換器７，１２の各出力を比
較し、出力アンプ４の出力が高過ぎるようであれば、ア
ッテネータ３の減衰量を大きくする信号を送り、逆に出
力アンプ４の出力が低過ぎるようであれば、その減衰量
を小さくする信号を送る。このとき、このアッテネータ
３に送られる信号は、出力アンプ４の出力レベルにリニ
アに追従するため、ループ特性は改善され、出力アンプ
４の出力の相互変調歪レベルが低下する。
【００１３】なお、上記実施例では比較器８の出力によ
りアッテネータ３の減衰量を変化させる場合を示したが
、図３に示すように、比較器８の出力により出力アンプ
４のバイアス電圧を変化させることにより、出力制御を
行うようにしてもよい。
りアッテネータ３の減衰量を変化させる場合を示したが
、図３に示すように、比較器８の出力により出力アンプ
４のバイアス電圧を変化させることにより、出力制御を
行うようにしてもよい。
【００１４】また、図４に示すように、ディジタル／ア
ナログ変換器７，１２を省略して、比較器８の２つの入
力をディジタル値で比較してもよく、上記実施例と同様
の効果を奏する。
ナログ変換器７，１２を省略して、比較器８の２つの入
力をディジタル値で比較してもよく、上記実施例と同様
の効果を奏する。
【００１５】さらに、図５に示すように、比較器８の２
入力をディジタル値で比較し、その比較器出力により出
力アンプ４のバイアス電圧を変化させるようにしてもよ
い。
入力をディジタル値で比較し、その比較器出力により出
力アンプ４のバイアス電圧を変化させるようにしてもよ
い。
【００１６】また、図６〜図９は高周波回路系ラインに
遅延が生じる場合の回路で、比較器８と包絡線検出部６
との間に遅延回路１３を設け、比較器８への２つの入力
の同期を確保するようにしており、このうち、図６では
比較器８の２つの入力をアナログ値で比較し、帰還先を
アッテネータ３にしており、図７ではその帰還先を出力
アンプ４のバイアス入力部にしており、さらに、図８で
は比較器８の２つの入力をディジタル値で比較し、帰還
先をアッテネータ３としている。
遅延が生じる場合の回路で、比較器８と包絡線検出部６
との間に遅延回路１３を設け、比較器８への２つの入力
の同期を確保するようにしており、このうち、図６では
比較器８の２つの入力をアナログ値で比較し、帰還先を
アッテネータ３にしており、図７ではその帰還先を出力
アンプ４のバイアス入力部にしており、さらに、図８で
は比較器８の２つの入力をディジタル値で比較し、帰還
先をアッテネータ３としている。
【００１７】また、図９は図８において比較した出力の
帰還先を出力アンプ４のバイアス入力部としている。
帰還先を出力アンプ４のバイアス入力部としている。
【００１８】そして、これらの図３〜図９の各実施例に
よれば、図１について説明したと同様に、出力アンプ４
の出力が検波器による非直線歪の影響を受けないように
することができ、送信機の相互変調歪を低減できる。
よれば、図１について説明したと同様に、出力アンプ４
の出力が検波器による非直線歪の影響を受けないように
することができ、送信機の相互変調歪を低減できる。
【００１９】
【発明の効果】以上のように、この発明によれば送信機
出力を出力制御用の帰還信号として取り出す検波器に対
して、この検波器の検波特性の非直線性を補正し、かつ
この補正後の信号を比較器に入力する検波特性補正器を
接続するように構成したので、上記補正後の信号により
帰還をかけてループ特性を改善することができ、送信機
の相互変調歪を低下させて、所期の一定レベルの送信機
出力を自動出力できるものが得られる効果がある。
出力を出力制御用の帰還信号として取り出す検波器に対
して、この検波器の検波特性の非直線性を補正し、かつ
この補正後の信号を比較器に入力する検波特性補正器を
接続するように構成したので、上記補正後の信号により
帰還をかけてループ特性を改善することができ、送信機
の相互変調歪を低下させて、所期の一定レベルの送信機
出力を自動出力できるものが得られる効果がある。
【図１】この発明の一実施例による送信機の自動出力制
御回路を示すブロック図である。
御回路を示すブロック図である。
【図２】この発明における検波器の検波特性を示す特性
図である。
図である。
【図３】この発明の他の実施例を示す送信機の自動出力
制御回路のブロック図である。
制御回路のブロック図である。
【図４】この発明のさらに他の実施例を示す送信機の自
動出力制御回路のブロック図である。
動出力制御回路のブロック図である。
【図５】この発明のまた他の実施例を示す送信機の自動
出力制御回路のブロック図である。
出力制御回路のブロック図である。
【図６】この発明のさらにまた他の実施例を示す送信機
の自動出力制御回路のブロック図である。
の自動出力制御回路のブロック図である。
【図７】この発明の別の実施例を示す送信機の自動出力
制御回路のブロック図である。
制御回路のブロック図である。
【図８】この発明のさらに別の実施例を示す送信機の自
動出力制御回路のブロック図である。
動出力制御回路のブロック図である。
【図９】この発明のまた別の実施例を示す送信機の自動
出力制御回路のブロック図である。
出力制御回路のブロック図である。
【図１０】従来の送信機の自動出力制御回路を示すブロ
ック図である。
ック図である。
１ シリアル／パラレル変換器
２ 直交変調器
４ 出力アンプ
５ 検波器
６ 包絡線検出部
８ 比較器
９ 検波特性補正回路
なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】 シリアルデータをパラレルデータに変
換するシリアル／パラレル変換器と、上記パラレルデー
タを直交変調する直交変調器と、上記パラレルデータの
包絡線を検出する包絡線検出部と、上記直交変調器から
の直交変調データの出力制御を行い、所定の送信機出力
にまで増幅を行う出力アンプと、該出力アンプの出力を
検波する検波器と、該検波器の出力レベルと上記包絡線
検出部が出力する包絡線レベルとを比較し、この比較結
果にもとづいて、上記送信機出力を一定にする比較器と
を備えた送信機の自動出力制御回路において、上記検波
器の検波特性の非直線性を補正し、この補正後の信号を
上記比較器に入力する検波特性補正器を設けたことを特
徴とする送信機の自動出力制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016942A JPH04236509A (ja) | 1991-01-18 | 1991-01-18 | 送信機の自動出力制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016942A JPH04236509A (ja) | 1991-01-18 | 1991-01-18 | 送信機の自動出力制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04236509A true JPH04236509A (ja) | 1992-08-25 |
Family
ID=11930188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3016942A Pending JPH04236509A (ja) | 1991-01-18 | 1991-01-18 | 送信機の自動出力制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04236509A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6587513B1 (en) | 1998-08-24 | 2003-07-01 | Nec Corporation | Predistorter |
| JP2011130063A (ja) * | 2009-12-16 | 2011-06-30 | Sony Corp | 信号処理装置および方法 |
-
1991
- 1991-01-18 JP JP3016942A patent/JPH04236509A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6587513B1 (en) | 1998-08-24 | 2003-07-01 | Nec Corporation | Predistorter |
| JP2011130063A (ja) * | 2009-12-16 | 2011-06-30 | Sony Corp | 信号処理装置および方法 |
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