JPH0423543A - ４相差動位相変調復調回路 - Google Patents
４相差動位相変調復調回路Info
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- JPH0423543A JPH0423543A JP2128454A JP12845490A JPH0423543A JP H0423543 A JPH0423543 A JP H0423543A JP 2128454 A JP2128454 A JP 2128454A JP 12845490 A JP12845490 A JP 12845490A JP H0423543 A JPH0423543 A JP H0423543A
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- 238000010586 diagram Methods 0.000 description 7
- 238000007599 discharging Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000005236 sound signal Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
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- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、衛生放送受信用チューナ等において、４相
差動位相変調信号を復調するための４相差動位相変調復
調回路に関するものである。
差動位相変調信号を復調するための４相差動位相変調復
調回路に関するものである。
近年衛星放送の本格的普及に伴い、衛星放送受信用チュ
ーナの需要が増大している。衛星放送の音声信号は、４
相差動位相変調（以下、ＱＤＰＳＫと称する）方式で変
調されている。そのため、衛星放送受信器には、音声信
号を復調するために、ＱＤＰＳＫ復調回路が必要である
。
ーナの需要が増大している。衛星放送の音声信号は、４
相差動位相変調（以下、ＱＤＰＳＫと称する）方式で変
調されている。そのため、衛星放送受信器には、音声信
号を復調するために、ＱＤＰＳＫ復調回路が必要である
。
ＱＤＰＳＫ復調回路は、一般にコスタスループという復
調回路で実現されている。
調回路で実現されている。
第２図は、コスタスループと呼ばれるＱＤＰＳＫ復調回
路のブロック図を示すものである。第２図において、１
は入力端子であり、５．７２７２ＭＨｚの音声ＰＣＭ副
搬送波信号が入力される。２は第１の乗算器であり、入
力端子１からの音声ＰＣＭ副搬送波信号と電圧制御発振
器（以下、ＶＣＯと称する）１３の出力信号とを乗算し
、音声ＰＣＭ副搬送波信号とＶＣＯ１３の出力信号との
位相比較を行い、位相比較結果を直流電位として出力す
る。
路のブロック図を示すものである。第２図において、１
は入力端子であり、５．７２７２ＭＨｚの音声ＰＣＭ副
搬送波信号が入力される。２は第１の乗算器であり、入
力端子１からの音声ＰＣＭ副搬送波信号と電圧制御発振
器（以下、ＶＣＯと称する）１３の出力信号とを乗算し
、音声ＰＣＭ副搬送波信号とＶＣＯ１３の出力信号との
位相比較を行い、位相比較結果を直流電位として出力す
る。
３はローパスフィルタ（以下、ＬＰＦと称する）であり
、第１の乗算器２の出力信号から音声ｐｃＭｌｉｉｌＪ
Ｉ１１送波信号の高調波成分を除去する。４はコンパレ
ータであり、ＬＰＦ３の出力信号をスライスしてディジ
タルの２値信号に変換する。
、第１の乗算器２の出力信号から音声ｐｃＭｌｉｉｌＪ
Ｉ１１送波信号の高調波成分を除去する。４はコンパレ
ータであり、ＬＰＦ３の出力信号をスライスしてディジ
タルの２値信号に変換する。
６は位相シフタであり、ＶＣＯ１３の出力信号の位相を
π／２だけ遅らせる。７は第２の乗算器であり、入力端
子１からの音声ＰＣＭ副搬送波信号と位相シフタ６の出
力信号とを乗算し、音声ＰＣＭ副搬送波信号とＶＣＯ１
３の出力信号をπ／２だけ遅らせた信号との位相比較を
行い、位相比較結果を直流電位として出力する。８はＬ
ＰＦであり、第２の乗算器７の出力信号から音声ＰＣＭ
副搬送波信号の高調波成分を除去する。９はコンパレー
タであり、ＬＰＦＢの出力信号をスライスしてディジタ
ルの２値信号に変換する。
π／２だけ遅らせる。７は第２の乗算器であり、入力端
子１からの音声ＰＣＭ副搬送波信号と位相シフタ６の出
力信号とを乗算し、音声ＰＣＭ副搬送波信号とＶＣＯ１
３の出力信号をπ／２だけ遅らせた信号との位相比較を
行い、位相比較結果を直流電位として出力する。８はＬ
ＰＦであり、第２の乗算器７の出力信号から音声ＰＣＭ
副搬送波信号の高調波成分を除去する。９はコンパレー
タであり、ＬＰＦＢの出力信号をスライスしてディジタ
ルの２値信号に変換する。
５は第３の乗算器であり、コンパレータ４でディジタル
化された信号とＬＰＦ８により高調波成分が除去された
信号とを乗算する。１０は第４の乗算器であり、コンパ
レータ９でディジタル化された信号とＬＰＦ３により高
調波成分が除去された信号とを乗算する。１１は加算器
で乗算器５の出力信号と乗算器１０の出力信号とを加算
する。
化された信号とＬＰＦ８により高調波成分が除去された
信号とを乗算する。１０は第４の乗算器であり、コンパ
レータ９でディジタル化された信号とＬＰＦ３により高
調波成分が除去された信号とを乗算する。１１は加算器
で乗算器５の出力信号と乗算器１０の出力信号とを加算
する。
１２はＬＰＦであり、加算器１１で加算された信号から
高調波成分や雑音成分を除去してＶＣＯ１３の発振を制
御する信号を発生する。
高調波成分や雑音成分を除去してＶＣＯ１３の発振を制
御する信号を発生する。
以上のように、コスタスループは、ＰＬＬ（フェーズド
ロックループ）を構成しており、音声ＰＣＭｇｌＩ搬送
波信号の周波数にＶＣＯ１３の発振周波数を一致させ、
音声ＰＣＭ副搬送波信号にＱＤＰＳＫ変調されて送られ
てくるディジタル信号を、Ｑ信号出力および■信号出力
のディジタル信号に復調する。
ロックループ）を構成しており、音声ＰＣＭｇｌＩ搬送
波信号の周波数にＶＣＯ１３の発振周波数を一致させ、
音声ＰＣＭ副搬送波信号にＱＤＰＳＫ変調されて送られ
てくるディジタル信号を、Ｑ信号出力および■信号出力
のディジタル信号に復調する。
以上のようにコスタスループには、乗算器を多用する。
特に、第２図の第３の乗算器５および第４の乗算器１０
は、ＶＣＯ１３の発振周波数の制御信号を生成する重要
な回路であり、雑音等による電力の変化が復調性能を著
しく悪化させる。
は、ＶＣＯ１３の発振周波数の制御信号を生成する重要
な回路であり、雑音等による電力の変化が復調性能を著
しく悪化させる。
ここで、第２図の従来例における第３の乗算器５および
コンパレータ４ （第４の乗算器１０およびコンパレー
タ９についても同様である）の具体回路構成について、
第３図を参照しながら説明する。
コンパレータ４ （第４の乗算器１０およびコンパレー
タ９についても同様である）の具体回路構成について、
第３図を参照しながら説明する。
第３図は、従来例（第２０）におけるコスタスループの
コンパレータ４と乗算器５の具体的な回路図を示すもの
である。第３図において、４３は第２図の乗算器５に相
当するギルバート型乗算器である。１４はＮチャンネル
ＭＯ３）ランジスタ（以下、ＮＭＯ５）ランジスタと称
する）である。
コンパレータ４と乗算器５の具体的な回路図を示すもの
である。第３図において、４３は第２図の乗算器５に相
当するギルバート型乗算器である。１４はＮチャンネル
ＭＯ３）ランジスタ（以下、ＮＭＯ５）ランジスタと称
する）である。
このＮＭＯ３＋−ランジスタ１４のゲート端子、つまり
入力端子５は、第２図におけるコンパレータ４に相当す
るコンパレータ４０の出力端子とＮＭＯ３）ランジスタ
１７のゲート端子とに接続されている。また、ＮＭＯ３
）ランジスタ１４のドレイン端子は、抵抗２１とＮＭＯ
３）ランジスタ１６のドレイン端子とに接続されている
。また、ＮＭＯ３）ランジスタ１４のソース端子は、Ｎ
ＭＯＳ＋−ランジスタ１５のソース端子とＮＭＯＳトラ
ンジスタ１８のドレイン端子とに接続されている。
入力端子５は、第２図におけるコンパレータ４に相当す
るコンパレータ４０の出力端子とＮＭＯ３）ランジスタ
１７のゲート端子とに接続されている。また、ＮＭＯ３
）ランジスタ１４のドレイン端子は、抵抗２１とＮＭＯ
３）ランジスタ１６のドレイン端子とに接続されている
。また、ＮＭＯ３）ランジスタ１４のソース端子は、Ｎ
ＭＯＳ＋−ランジスタ１５のソース端子とＮＭＯＳトラ
ンジスタ１８のドレイン端子とに接続されている。
ＮＮ０３）ランジスタ１５のゲート端子、つまり入力端
子６は、コンパレータ４０の出力信号を反転するインバ
ータ４１の出力端子とＮＭＯＳトランジスタ１６のゲー
ト端子とに接続されている。
子６は、コンパレータ４０の出力信号を反転するインバ
ータ４１の出力端子とＮＭＯＳトランジスタ１６のゲー
ト端子とに接続されている。
また、ＮＮ０３）ランジスタ１５のドレイン端子は、抵
抗２２とＮＭＯ３）ランジスタ１７のドレイン端子と出
力端子７とに接続されている。
抗２２とＮＭＯ３）ランジスタ１７のドレイン端子と出
力端子７とに接続されている。
また、ＮＭＯ３）ランジスタ１６のソース端子は、ＮＭ
Ｏ３）ランジスタ１７のソース端子とＮＭＯ３）ランジ
スタ１９のドレイン端子とに接続されている。
Ｏ３）ランジスタ１７のソース端子とＮＭＯ３）ランジ
スタ１９のドレイン端子とに接続されている。
ＮＭＯ５）ランジスタ１８のゲート端子は入力端子２に
接続されている。また、ＮＭＯ５）ランジスタ１８のソ
ース端子は、ＮＭＯ３）ランジスタ１９のソース端子と
ＮＭＯ３）ランジスタ２０のドレイン端子とに接続され
ている。
接続されている。また、ＮＭＯ５）ランジスタ１８のソ
ース端子は、ＮＭＯ３）ランジスタ１９のソース端子と
ＮＭＯ３）ランジスタ２０のドレイン端子とに接続され
ている。
ＮＭＯ５）ランジスタ１９のゲート端子は入力端子３に
接続されている。ＮＭＯ３）ランジスタ２０のゲート端
子は入力端子４に接続されている。
接続されている。ＮＭＯ３）ランジスタ２０のゲート端
子は入力端子４に接続されている。
また、ＮＭＯ３）ランジスタ２０のソース端子は接地さ
れている。
れている。
音声ＰＣＭ副搬送波信号とＶＣＯ１３の出力信号とを位
相比較した結果の信号が、入力端子２と入力端子３の電
位差として入力される。入力端子４にはバイアス回路か
ら定電圧が印加される。また、入力端子５には前記の接
続構成によりコンパレータ４０の出力信号が入力され、
入力端子６にはインバータ４１の出力信号が入力される
。
相比較した結果の信号が、入力端子２と入力端子３の電
位差として入力される。入力端子４にはバイアス回路か
ら定電圧が印加される。また、入力端子５には前記の接
続構成によりコンパレータ４０の出力信号が入力され、
入力端子６にはインバータ４１の出力信号が入力される
。
以上のように構成されたＱＤＰＳＫ復調回路について、
以下その動作を説明する。
以下その動作を説明する。
入力端子５には、コンパレータ４０の出力信号が入力さ
れ、入力端子６には、インバータ４１により、コンパレ
ータ４０の出力信号に対して位相が１８０度ずれた信号
が入力される。入力端子２と入力端子３には、電位差と
して、音声ＰＣＭ副搬送波信号とＶＣＯ１３の出力信号
との位相比較結果が入力される。ギルバート型乗算器４
３は、コンパレータ４０の出力信号と位相比較結果とを
乗算することになる。その乗算結果は、出力端子７に送
られ、第２図における加算器１１へ加えられる。
れ、入力端子６には、インバータ４１により、コンパレ
ータ４０の出力信号に対して位相が１８０度ずれた信号
が入力される。入力端子２と入力端子３には、電位差と
して、音声ＰＣＭ副搬送波信号とＶＣＯ１３の出力信号
との位相比較結果が入力される。ギルバート型乗算器４
３は、コンパレータ４０の出力信号と位相比較結果とを
乗算することになる。その乗算結果は、出力端子７に送
られ、第２図における加算器１１へ加えられる。
ＱＤＰＳＫ信号の復調に使用する乗算器としては、一般
的に第３図のギルバート型乗算器４３のような乗算器を
用いることが多い。しかしながら、第３図の従来例の構
成では、ギルバー１〜型乗算器４３の上側入力にコンパ
レータ４０の出力信号を入力する構成を採っており、コ
ンパレータ４０の出力振幅が、０■から５■と大きいた
めに、ＭＯＳトランジスタの寄生容量の充放電により、
出力抵抗２１．２２に流れる電流が変化し、コンパレー
タ４０の出力変化時に、ギルバート型乗算器４３の出力
に雑音が重量されるという課題を有していた。
的に第３図のギルバート型乗算器４３のような乗算器を
用いることが多い。しかしながら、第３図の従来例の構
成では、ギルバー１〜型乗算器４３の上側入力にコンパ
レータ４０の出力信号を入力する構成を採っており、コ
ンパレータ４０の出力振幅が、０■から５■と大きいた
めに、ＭＯＳトランジスタの寄生容量の充放電により、
出力抵抗２１．２２に流れる電流が変化し、コンパレー
タ４０の出力変化時に、ギルバート型乗算器４３の出力
に雑音が重量されるという課題を有していた。
この発明の目的は、大きい振幅を持つ信号の振幅を簡単
な回路構成で減らし、回路素子数を増すことなく雑音を
低減し、安定した復調動作を実現することができるＱＤ
ＰＳＫ復調回路を提供することである。
な回路構成で減らし、回路素子数を増すことなく雑音を
低減し、安定した復調動作を実現することができるＱＤ
ＰＳＫ復調回路を提供することである。
この発明のＱＤＰＳＫ復調回路は、搬送波信号と電圧制
御発振器の出力信号との位相比較結果を２値化する第１
のコンパレータを設けるとともに、前記搬送波信号と電
圧制御発振器の出力信号をπ／２だけ位相をシフトした
信号との位相比較結果を２値化する第２のコンパレータ
を設け、前記搬送波信号と電圧制御発振器の出力信号を
π／２だけ位相をシフトした信号との位相比較結果に対
し前記第１のコンパレータの出力信号を乗算する第１の
乗算器を設けるとともに、前記搬送波信号と電圧制御発
振器の出力信号との位相比較結果に対し前記第２のコン
パレータの出力信号を乗算する第２の乗算器を設け、前
記第１および第２の乗算器の出力信号を加算して前記電
圧制御発振器に制御人力として与える加算器を設けた４
相差動位相変調復調回路において、 前記乗算器をギルバート型乗算器とするとともに、 前記コンパレータを正相出力端子および逆相出力端子を
有する差動増幅器で構成し、 前記ギルバート型乗算器の一方の上側入力端子に前記差
動増幅器の正相出力端子を接続し、前記ギルバート型乗
算器の他方の上側入力端子に前記差動増幅器の逆相出力
端子を接続したことを特徴とする。
御発振器の出力信号との位相比較結果を２値化する第１
のコンパレータを設けるとともに、前記搬送波信号と電
圧制御発振器の出力信号をπ／２だけ位相をシフトした
信号との位相比較結果を２値化する第２のコンパレータ
を設け、前記搬送波信号と電圧制御発振器の出力信号を
π／２だけ位相をシフトした信号との位相比較結果に対
し前記第１のコンパレータの出力信号を乗算する第１の
乗算器を設けるとともに、前記搬送波信号と電圧制御発
振器の出力信号との位相比較結果に対し前記第２のコン
パレータの出力信号を乗算する第２の乗算器を設け、前
記第１および第２の乗算器の出力信号を加算して前記電
圧制御発振器に制御人力として与える加算器を設けた４
相差動位相変調復調回路において、 前記乗算器をギルバート型乗算器とするとともに、 前記コンパレータを正相出力端子および逆相出力端子を
有する差動増幅器で構成し、 前記ギルバート型乗算器の一方の上側入力端子に前記差
動増幅器の正相出力端子を接続し、前記ギルバート型乗
算器の他方の上側入力端子に前記差動増幅器の逆相出力
端子を接続したことを特徴とする。
この発明の構成によれば、正相出力端子および逆相出力
端子を有する差動増幅器でコンパレータを構成し、差動
増幅器の正相および逆相の出力信号をギルバート型乗算
器の一方および他方の上側人力としてそれぞれ加えてい
るので、コンパレータの出力振幅を減らすことができ、
ギルバート型乗算器を構成するＭＯＳトランジスタの寄
生容量の充放電により発生する雑音を減らすことができ
る。
端子を有する差動増幅器でコンパレータを構成し、差動
増幅器の正相および逆相の出力信号をギルバート型乗算
器の一方および他方の上側人力としてそれぞれ加えてい
るので、コンパレータの出力振幅を減らすことができ、
ギルバート型乗算器を構成するＭＯＳトランジスタの寄
生容量の充放電により発生する雑音を減らすことができ
る。
以下、この発明の実施例について、図面を参照しながら
説明する。
説明する。
第１図はこの発明の一実施例のＱＤＰＳＫ復調回路の回
路図を示すものである。第１図において、４４は正相出
力端子および逆相出力端子を有する差動増幅器からなる
コンパレータである。２３はＰチャンネルＭＯ３）ラン
ジスタ（以下、ＰＭＯＳトランジスタと称する）である
。このＰＭＯＳトランジスタ２３のゲート端子、つまり
出力端子４５は、ＰＭＯ３）ランジスタ２４のゲート端
子とＮＭＯ３）ランジスタ１４のゲート端子とＮＭＯ３
）ランジスタ１７のゲート端子とＮＭＯＳトランジスタ
２５のドレイン端子とＰＭＯＳトランジスタ２３のドレ
イン端子とに接続されている。
路図を示すものである。第１図において、４４は正相出
力端子および逆相出力端子を有する差動増幅器からなる
コンパレータである。２３はＰチャンネルＭＯ３）ラン
ジスタ（以下、ＰＭＯＳトランジスタと称する）である
。このＰＭＯＳトランジスタ２３のゲート端子、つまり
出力端子４５は、ＰＭＯ３）ランジスタ２４のゲート端
子とＮＭＯ３）ランジスタ１４のゲート端子とＮＭＯ３
）ランジスタ１７のゲート端子とＮＭＯＳトランジスタ
２５のドレイン端子とＰＭＯＳトランジスタ２３のドレ
イン端子とに接続されている。
また、ＰＭＯ３）ランジスタ２３のソース端子は電源■
１に接続されている。
１に接続されている。
ＰＭＯ３）ランジスタ２４のソース端子は電源ＶＩＩＩ
Ｉに接続されている。また、ＰＭＯＳトランジスタ２４
のドレイン端子は、ＮＭＯ３）ランジスタ２６のドレイ
ン端子とＰＭＯ’Ｓ）ランジスタ２８のゲート端子とＮ
ＭＯ３）ランジスタ１５１６のゲート端子とに接続され
ている。
Ｉに接続されている。また、ＰＭＯＳトランジスタ２４
のドレイン端子は、ＮＭＯ３）ランジスタ２６のドレイ
ン端子とＰＭＯ’Ｓ）ランジスタ２８のゲート端子とＮ
ＭＯ３）ランジスタ１５１６のゲート端子とに接続され
ている。
ＮＭＯ３）ランジスタ２５のゲート端子は入力端子８に
接続されている。また、ＮＭＯ３）ランジスタ２５のソ
ース端子は、ＮＭＯ３）ランジスタ２６のソース端子と
ＮＭＯ３）ランジスタ２７のドレイン端子とに接続され
ている。
接続されている。また、ＮＭＯ３）ランジスタ２５のソ
ース端子は、ＮＭＯ３）ランジスタ２６のソース端子と
ＮＭＯ３）ランジスタ２７のドレイン端子とに接続され
ている。
ＮＭＯ３）ランジスタ２６のゲート端子は入力端子９に
接続されている。ＮＭＯ３Ｉ・ランジスタ２７のゲート
端子ば入力端子１０とＮＭＯ３）うンジスタ２９のゲー
ト端子とに接続されている。
接続されている。ＮＭＯ３Ｉ・ランジスタ２７のゲート
端子ば入力端子１０とＮＭＯ３）うンジスタ２９のゲー
ト端子とに接続されている。
また、ＮＭＯＳトランジスタ２７のソース端子は接地さ
れている。
れている。
ＰＭＯ３）ランジスタ２８のソース端子は電源ＶＤＤに
接続されている。また、ＰＭＯ３）ランジスタ２８のド
レイン端子は、出力端子１１とＮＭＯＳトランジスタ２
９のドレイン端子とに接続されている。
接続されている。また、ＰＭＯ３）ランジスタ２８のド
レイン端子は、出力端子１１とＮＭＯＳトランジスタ２
９のドレイン端子とに接続されている。
ＮＭＯ３）ランジスタ２９のソース端子は接地されてい
る。
る。
ギルバート型乗算器４３の回路構成は、第３図の回路構
成と同しである。また、全体構成については第２図と同
様である。
成と同しである。また、全体構成については第２図と同
様である。
以上のように構成された実施例のＱＤＰＳＫ復調回路に
ついて、以下その動作を説明する。
ついて、以下その動作を説明する。
コンパレータ４４は、差動増幅器と出力増幅器とで構成
されている。差動増幅器は、ＰＭＯ３）ランジスタ２３
，２４−、ＮＭＯＳトランジスタ２５．２６．２７で構
成されている。出力増幅器は、ＰＭＯＳトランジスタ２
８．２９で構成されている。
されている。差動増幅器は、ＰＭＯ３）ランジスタ２３
，２４−、ＮＭＯＳトランジスタ２５．２６．２７で構
成されている。出力増幅器は、ＰＭＯＳトランジスタ２
８．２９で構成されている。
差動増幅器は、入力端子８および入力端子９の電位差を
比較し、出力端子４６に出力する。出力端子４５は、は
とんど変化しない。また、出力増幅器は、差動増幅器の
出力端子４６の出力信号を増幅し、５Ｖの振幅を持つ信
号に増幅する。差動増幅器の出力端子４６の出力振幅は
３Ｖ程度である。ギルバート型乗算器４３の動作は従来
例と同様である。なお、入力端子１０には、一定のバイ
アス電圧が印加される。
比較し、出力端子４６に出力する。出力端子４５は、は
とんど変化しない。また、出力増幅器は、差動増幅器の
出力端子４６の出力信号を増幅し、５Ｖの振幅を持つ信
号に増幅する。差動増幅器の出力端子４６の出力振幅は
３Ｖ程度である。ギルバート型乗算器４３の動作は従来
例と同様である。なお、入力端子１０には、一定のバイ
アス電圧が印加される。
ギルバート型乗算器４３の入力端子５，６に、コンパレ
ータ４４の差動増幅器の出力を用いたことにより、ギル
バート型乗算器４３のＮＭＯＳトランジスタ１４〜１７
の寄生容量を充放電する電流は、振幅が減少したことに
より減少する。したがって、出力雑音が減少する。さら
に、回路構成としては、特別に新たな回路を必要としな
い。
ータ４４の差動増幅器の出力を用いたことにより、ギル
バート型乗算器４３のＮＭＯＳトランジスタ１４〜１７
の寄生容量を充放電する電流は、振幅が減少したことに
より減少する。したがって、出力雑音が減少する。さら
に、回路構成としては、特別に新たな回路を必要としな
い。
以上のように、この実施例は、ギルバート型乗算器４３
の入力として、コンパレータ４４の差動増幅器の正相お
よび逆相の出力信号を用いることにより、ＮＭＯ３）ラ
ンジスタ１４〜１７の寄生容量の充放電による雑音を低
減でき、新たな回路を必要としない簡単な回路で、安定
したＱＤＰＳＫ復調を実現することができる。
の入力として、コンパレータ４４の差動増幅器の正相お
よび逆相の出力信号を用いることにより、ＮＭＯ３）ラ
ンジスタ１４〜１７の寄生容量の充放電による雑音を低
減でき、新たな回路を必要としない簡単な回路で、安定
したＱＤＰＳＫ復調を実現することができる。
この発明ＱＤＰＳＫ復調回路によれば、ギルバート型乗
算器の上側入力として、コンパレータを構成する差動増
幅器の正相および逆相の出力信号を用いることで、ＱＤ
ＰＳＫ復調を行う際に、ギルバート型乗算器の上側入力
の振幅を制限し、回路を増やすことなく雑音を低減する
ことができる。
算器の上側入力として、コンパレータを構成する差動増
幅器の正相および逆相の出力信号を用いることで、ＱＤ
ＰＳＫ復調を行う際に、ギルバート型乗算器の上側入力
の振幅を制限し、回路を増やすことなく雑音を低減する
ことができる。
第１図はこの発明の一実施例のＱＤＰＳＫ復調回路にお
けるコンパレータおよびギルバート型乗算器の部分の構
成を示す回路図、第２図は従来のＱＤＰＳＫ復調回路の
構成を示すブロック図、第３図は従来例におけるコンパ
レータおよびギルバート型乗算器の部分の構成を示す回
路図である。 １・・・入力端子、２・・・乗算器、３・・・ＬＰＦ、
４・・・コンパレータ、５・・・乗算器、６・・・位相
シフタ、７・・・乗１１．器、８・・・ＬＰＦ、９・・
・コンパレータ、１０・・・乗算器、１１・・・加算器
、１２・・・ＬＰＦ、１３・・・ＶＣｏ、１４〜２０．
２５〜２７．２９・・・ＮＭＯＳトランジスタ、２３，
２４．２８・ ＰＭＯＳトランジスタ、４３・・・ギル
バート型乗算器、４４・・・コンパレータ
けるコンパレータおよびギルバート型乗算器の部分の構
成を示す回路図、第２図は従来のＱＤＰＳＫ復調回路の
構成を示すブロック図、第３図は従来例におけるコンパ
レータおよびギルバート型乗算器の部分の構成を示す回
路図である。 １・・・入力端子、２・・・乗算器、３・・・ＬＰＦ、
４・・・コンパレータ、５・・・乗算器、６・・・位相
シフタ、７・・・乗１１．器、８・・・ＬＰＦ、９・・
・コンパレータ、１０・・・乗算器、１１・・・加算器
、１２・・・ＬＰＦ、１３・・・ＶＣｏ、１４〜２０．
２５〜２７．２９・・・ＮＭＯＳトランジスタ、２３，
２４．２８・ ＰＭＯＳトランジスタ、４３・・・ギル
バート型乗算器、４４・・・コンパレータ
Claims (1)
- 【特許請求の範囲】 搬送波信号と電圧制御発振器の出力信号との位相比較結
果を２値化する第１のコンパレータを設けるとともに、 前記搬送波信号と電圧制御発振器の出力信号をπ／２だ
け位相をシフトした信号との位相比較結果を２値化する
第２のコンパレータを設け、前記搬送波信号と電圧制御
発振器の出力信号をπ／２だけ位相をシフトした信号と
の位相比較結果に対し前記第１のコンパレータの出力信
号を乗算する第１の乗算器を設けるとともに、 前記搬送波信号と電圧制御発振器の出力信号との位相比
較結果に対し前記第２のコンパレータの出力信号を乗算
する第２の乗算器を設け、 前記第１および第２の乗算器の出力信号を加算して前記
電圧制御発振器に制御入力として与える加算器を設けた
４相差動位相変調復調回路であっ前記乗算器をギルバー
ト型乗算器とするとともに、 前記コンパレータを正相出力端子および逆相出力端子を
有する差動増幅器で構成し、 前記ギルバート型乗算器の一方の上側入力端子に前記差
動増幅器の正相出力端子を接続し、前記ギルバート型乗
算器の他方の上側入力端子に前記差動増幅器の逆相出力
端子を接続したことを特徴とする４相差動位相変調復調
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2128454A JPH0423543A (ja) | 1990-05-17 | 1990-05-17 | ４相差動位相変調復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2128454A JPH0423543A (ja) | 1990-05-17 | 1990-05-17 | ４相差動位相変調復調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0423543A true JPH0423543A (ja) | 1992-01-27 |
Family
ID=14985111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2128454A Pending JPH0423543A (ja) | 1990-05-17 | 1990-05-17 | ４相差動位相変調復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0423543A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5835042A (en) * | 1995-12-28 | 1998-11-10 | Sony Corporation | Signal transmission method and signal transmission apparatus |
-
1990
- 1990-05-17 JP JP2128454A patent/JPH0423543A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5835042A (en) * | 1995-12-28 | 1998-11-10 | Sony Corporation | Signal transmission method and signal transmission apparatus |
| DE19654585B4 (de) * | 1995-12-28 | 2016-10-27 | Sony Corporation | Verfahren und Vorrichtung zur Signalübertragung |
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