JPH0423529A - ディジタル信号の伝送方法および回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＤＡＴ等のディジタル信号処理装置に係り、特
にＡＤ、ＤＡ、ディジタルフィルターおよび４チャンネ
ルシステムに接続して好適なディジタル信号の入出力方
法および回路に関する。

〔従来の技術〕

従来のＡＤ、ＤＡ、ディジタルフィルタのディジタル入
出力方法は第２図（Ａ）に示す様に、サンプリング周波
数（以下Ｆｓと略す）信号を基準にたとえば１６ビツト
／１サンプルＬ、Ｒ，２チャンネルデータを３２Ｆｓ　
（以下ｎ倍のＦｓ倍信号ｎＦｓと略す）でシリアル伝送
していた。しかしながらこれらＡＤ、ＤＡ、ディジタル
フィルターの分野においては高性熊化が進み、ハイビッ
ト化やオーバーサンプリング処理のために（チャンネル
数×１サンプルデータのビット数）倍Ｆｓ以上のクロッ
クで伝送させるものが登場してきた。（たとえば日本プ
レシジョンサーキツツ社製ディジタルフィルター：５Ｍ
５８１５）　　第２図（Ｂ）は２チャンネル２サンプル
データを６４Ｆｓでかつ、Ｆｓ信号基準の後詰めで入出
力するタイミング図である。これによって１サンプルデ
ータが１６〜２０ビツトのハイビット化システムの伝送
に対応可能としている。

また上記と同様の理由によって第２図（Ｃ）に示す如＜
　、６４Ｆｓクロツクで２チャンネルデータをそれぞれ
前詰めで伝送するシステムも登場し得る。

〔発明が解決しようとする課題〕

上記従来技術は統一性の点で配慮がされておらず、第２
図（Ａ）〜（Ｃ）それぞれの伝送方法に対応するシステ
ムを構築する場合においては、伝送クロックを３２Ｆｓ
と６４Ｆｓとを切替えて出力できる様にするとともに、
６４Ｆｓ伝送においては前詰め後詰めに対応して６４Ｆ
ｓクロツクの後半または前半をゲートによってマスクす
る処理が必要となり、回路規模増大につながるとともに
対応する伝送システムによってそれぞれハードウェア上
で独自の構成を設ける必要があってシステムが複雑化す
る問題点があった。また伝送データが２チャンネルを越
える、たとえば４チャンネルシステムの様なマルチチャ
ンネル伝送において入力および出力端子をメインチャン
ネルの入出力用とサブチャンネルの入出力用にそれぞれ
複数個ずつ設ける必要があった。またメインチャンネル
入出力用端子にサブチャンネルデータを入出力させる様
な場合あるいはメインチャンネルまたはサブチャンネル
の信号のみを入出力させる様な場合においてはＡＤ、Ｄ
Ａ、ディジタルフィルター等に入力されているチャンネ
ル切替信号の接続を変える必要があってスイッチ１つで
メインとサブチャンネルの入出力信号を切替えることが
できないといった問題がある。

本発明の第１の目的は、回路の増加を避け、対応をはか
るための制御を不要とするとともに上記伝送システムす
べてに対応可能な入出力方法および回路を提供すること
にある。

また本発明の第２の目的はマルチチャンネルデータ伝送
において、入力および出力端子を増加させることなく、
それぞれ１個を共用にして伝送できるとともに接続をか
えることなくメインチャンネルとサブチャンネルの出力
信号を切替えることができる入出力方法および回路を提
供することにある。

〔課題を解決するための手段〕

上記第１の目的は、データ出力用のシフトレジスタ回路
のシリアル出力とシリアル入力の間でフィードバック配
線すること、伝送クロックを（１サンプルデータビット
数×２チャンネル×ｎ）×Ｆｓ倍の信号とすることによ
り達成される。

また上記第２の目的は、シリアル出力とシリアル出力の
間でフィードバック配線された第１の出力用シフトレジ
スタ回路と、第２のシフトレジスタ回路と、４チャンネ
ルモ一ド選択信号で制御される第１の信号切替回路と、
メインサブチャンネル選択信号で制御される第２の信号
と前詰め後詰め選択信号で制御される第３の切替回路を
設け、上記第１の信号切替回路は上記第１および第２の
シフトレジスタ回路の出力を切替えるとともに第２のシ
フトレジスタ回路のシリアル入力となり、第２の信号切
替回路は上記第１及び第２のシフトレジスタ回路の出力
を切替え、第３の信号切替回路は、上記第１および第２
の識別信号を切替えて出力するとともに同時に上記第２
および第１の識別信号を切替えて出力すること、さらに
伝送クロックとして（１サンプルデータビツト数×４チ
ャンネル）×Ｆｓ信号を出力することにより達成される
。

〔作用〕

上記第１の手段によってチャンネル識別信号の“Ｌ“°
または“Ｈ１１期間に同一サンプルデータがｎ回くり返
しシリアル出力され、（１サンプルデータビツト数×２
チャンネル）×Ｆｓ信号で入力されることを前提とした
入力回路について（１サンプルデータビツト数×２チャ
ンネルＸｎ）×Ｆｓ信号でデータを伝送した場合、最後
に伝送された同一のサンプルデータが入力回路に残るた
め問題はない。

また伝送クロックが（１サンプルデータビツト数×２チ
ャンネルＸｎ）×Ｆｓ信号でかつ前詰めまたは後詰めを
前提とした入力回路についても、上記識別信号に対して
ｎ回同−データがくり返し出力されるため、前詰めでも
後詰めでも同一データが伝送できることになる。また前
記第２の手段は、メインサブ選択信号および４チャンネ
ルモ一ド選択信号により、（１）メインチャンネル信号
０回くり返し出力、（２）サブチャンネル信号ｎ回くり
返し、（３）メイン−サブ信号くり返し出力の３通りが
選択できるとともに、前記第１および第２の２種類の識
別信号がそれぞれ後詰め、前詰めのタイミングに対応し
、かつ、４チャンネルモ一ド時はメイン・サブチャンネ
ル選択信号によってそれぞれ互いの信号を交代して出力
することによりメインチャンネル信号またはサブチャン
ネルの信号を切替えて出力できるようになる。

〔実施例〕

以下本発明の一実施例を第１図および第３図により説明
する。第１図中１はｍビットシフトレジスタ回路であり
、同図中ＳＩはシリアルデータ入力端子、ＣＫおよびＡ
はシフトクロック入力端子、ＳＰおよびＢはシリアルパ
ラレル切換信号入力端子、ＳＯはシリアルデータ出力端
子、ＰｉおよびＤはｍビットパラレルデータの入力端子
である。

本回路においてはＳＯ出力端子がＳＩ入力端子にフィー
ドバック入力され、端子Ｂがらロード信号が入力される
１周期においてｍ　Ｘ　ｎ個のクロックが端子Ａに入力
すると同一データが０回くり返しＳＯ端子から出力され
ることになる。本実施例をたとえばＤＡＴやＣＤプレー
ヤーの様にし、Ｒ２チャンネル１６ビツトデータ／１サ
ンプルとして第３図のタイミング図により説明する。第
３図（Ａ）は２回くり返し出力するタイミング図、（Ｂ
）は４回くり返し出力するタイミング図である。ここで
ＭＰＸはり、Ｒ２チャンネルの識別信号であり、周期は
、サンプリング周波数Ｆｓである。また（２）はシフト
クロックであり、周期は、（１サンプルデ一タビツト数
ｍＸＬ、Ｒチャンネル数２×くり返し回数ｎ）×Ｆｓ、
すなわち、ｍ＝１６．ｎ＝２の場合では、６４倍のＦｓ
であり、第１図のクロック入力端子Ａに入力する。また
第１図Ｂに入力するロード信号は、第３図（４）に示し
た様に、シフトクロックの１周期分でかっ、ＭＰＸ信号
の変化点が１１　゛ ちょうど中央にくる様なタイミングとすることにより、
１度ＭＰＸ信号の変化点でロードされたデータは、１６
ビツト分出力された後、第１図のフィードバックループ
によってさらに同一の１６ビツトデータが２回くり返し
出力されることになる。なお、図（Ｂ）の様にくり返し
回数ｎ＝４とする場合も、シフトクロックの周期を比例
させてやることにより同様に実現できる。これは、ＭＰ
Ｘ信号に対して前詰めされているサンプルデータと後詰
めされているデータとが同一であり、第２図（Ｂ）。

（Ｃ）で示した様な前詰めおよび後詰め伝送を前提とし
た入力回路どちらについても対応できる結果となる。ま
た第２図（Ａ）に示した様な、３２Ｆｓ信号をクロック
とする入力回路についても、通常は、１６ビツトシフト
レジスタで構成されており、これに対してシフトクロッ
クを６４Ｆｓで第３図（Ａ）の如く伝送すると、先に伝
送された１６ビツトデータは１６ビツトレジスタにおい
てオーバーフローとなり、後の１６ビツトデータが残る
ことになる。しかしながら、１ｉｆ１６ビツトと後１６
ビツトのデータは同一であるため、入力回路のレジスタ
ーに残る１６ビツトデータはり、Ｒチャンネルが識別さ
れた有効なサンプルデータであり、第１図に示した回路
および第３図で示した伝送方法によって、第２図（Ａ）
、　（Ｂ）、（Ｃ）で示した伝送方法を前提とするすべ
ての入力回路について対応可能である。

以上の実施例は、ＣＤやＤＡＴ等のディジタル信号処理
装置の出力回路に用いると、各種伝送方法を前提とした
ＡＤ、ＤＡ変換器またはディジタルフィルターに接続可
能となるが、逆に本実施例の出力回路をＡＤ、ＤＡ変換
器、またはディジタルフィルターに用いることにより、
前述した各種伝送方法を前提としたあらゆるディジタル
信号処理回路および装置に接続可能となる。

次に本発明の一実施例である４チャンネルシステムの入
出力回路および伝送方法を第４図および第５図により説
明する。従来では４チャンネル伝送の場合、メイン２チ
ャンネル用およびサブ２チャンネル用にそれぞれ専用の
入力および出力端子を設けていた。本実施はデータの入
力および出力端子をそれぞれ１個ずつとし、かつメイン
２チャンネル、サブ２チャンネルを同時に伝送する方法
および回路である。

第４図中７，８は第１図１と同一機能を有する同一のシ
フトレジスタ回路、２および３は２人力１出力の信号切
替回路、４は４人力２出力の信号切替回路、５はラッチ
回路、６は７ビツトカウンター、Ｂはロード信号入力端
子、Ｃはシリアルデータ出力端子、Ｄは第１のチャンネ
ル識別信号出力端子、Ｅは位相シフトした第２のチャン
ネル識別信号出力端子、Ｆはデータ出力用シフトクロッ
ク出力端子、Ｇはカラター用クロック入力端子、旧〜Ｍ
３は上記２〜４の信号切替回路の切替制御信号入力端子
、Ｈはメインチャンネル用のパラレルデータ入力端子、
■はサブチャンネル用のパラレルデータ入力端子である
。

カウンター６は１２８Ｆｓを入力クロックとして、ビッ
トＱ７からは、１２８分周された周期ＦｓのＭＰＸ１信
号を得る。また、Ｑ、からは６４分周された２Ｆｓ信号
を出力するとともに同信号の立上がりで上記ＭＰＸ−１
をラッチ回路５によりラッチし、ＭＰＸ−２信号を得る
。またビットＱ２は２分周された６４Ｆｓ信号となり、
これをシフトレジスタ１および２のシフトクロックとす
るとともに、出力データのシフｉ・クロックとして端子
Ｆから出力される。

さらに、端子Ｂへは、ＭＰＸ−１信号の変化点をセンタ
ーとする６４Ｆｓ信号１周期分のタイミング信号を、ロ
ード信号として入力する。

以上、ＭＰＸ−１，ＭＰＸ　〜２．６４Ｆｓ（ＳＣＫ）
信号およびロード信号のタイミングは第５図（１）〜（
４）に示した様になる。もちろんロード信号は、カウン
ター６の出力をデコードして生成できる信号である。こ
こでシフトレジスター回路７，８および信号切替回路２
〜４を第４図で示した接続で構成することにより、端子
Ｍｌ−Ｍ３の制御方法を変化させると、端子Ｃから出力
されるデータおよびそのタイミングが第５図（５）〜（
７）の様にできることを説明する。まず第１に端子Ｃか
ら４チャンネル信号のメインチャンネルデータおよびサ
ブチャンネルデータを同時に出力する場合（第５図（５
）の例）１５　゛ １６ビツトシフトレジスタ８をメインのり、Ｒチャンネ
ル出力用とし、１６ビツトシフトレジスタ７をサブのり
、Ｒチャンネル出力用レジスタとすれば、端子旧により
、信号切替回路２の８１人力を選択し、かつ端子Ｍ２に
より、信号切替回路３のＢ１を選択する様に制御する。

これにより、シフトクロックが６４ＦｓであるのでＭＰ
）’−１の■、パ期間には、まずＭＰＸ−１の立下がり
でロードされたサブチャンネル用のレジスタ８すなわち
、サブチャンネルデータが１６ビツトが出力され、ひき
続き、レジスタ７にロードされたメインチャンネル上デ
ータが出力される。以上２サンプル３２ビツトデータが
出力された後ちょうどＭＰＸ−１の立ち上がりタイミン
グとなり、レジスタ７．８には、次のメインチャンネル
データおよびサブチャンネルデータがロードされ、ＭＰ
）’−１信号の“Ｈ”期間は同様にサブ、メインチャン
ネルの順でそれぞれ１６ビツトずつ３２ビツトのシリア
ルデータを出力する。

第２は端子Ｃからメインチャンネルのり、Ｒブタのみ出
力する場合、（第５図（６）の例）である。信号切替回
路２の端子旧を制御してＡ１人力を選択し、信号切替回
路３の端子Ｍ２を制御してＢ１人力を選択する。こうす
ると、シフトレジスタ８は、出力端子ＳＯの出力信号が
入力端子ＳＩへフィードバック入力され、第１図で説明
した如く、メインチャンネルデータが２回くり返し出力
される様になる。同様に、第３として端子Ｃから、サブ
チャンネルのり、Ｒデータのみ出力する場合（第５図（
７））においても、シフトレジスタ７は、フィードバッ
ク結線されており、信号切替回路３の入力端子Ｍ２を制
御してＡ１人力を選択することによりサブチャンネル側
レジスター７が選択され、サブチャンネルデータが２回
ずつくり返し出力される様になる なお本実施例で示した出力回路に接続するＤＡやディジ
タルフィルター、ならびに４チャンネル用信号処理回路
等が前提とする伝送方法は、第２図（Ａ）−（Ｃ）に示
した通りだが、第４図の端子り。

Ｅおよび第５図（１）、（２）　テ示す様に、ＭＰＸ−
１信号とＭＰＸ−２信号を２本設けることにより、°　
１７ 前記のあらゆる伝送方法に対しても対応可能となる。第
６図は４チャンネルシステムにおいて、前詰め伝送を前
提としたＡＤコンバータと後詰め伝送を前提としたＤＡ
コンバータを用いて構成した本発明の一実施例である。

図中１０は４チャンネル対応ディジタル信号処理回路、
１１はメインチャンネルデータ入力用１６ビツトシフト
レジスタ回路、１２はサブチャンネルデータ入力用１６
ビツトシフトレジスタ回路、１３は４チャンネル信号処
理回路、１４は第４図で示した出力回路、２０．２１　
は前詰め伝送を前提としたＡＤ変換回路、２２は２人力
１出力の信号切換回路、２３．２４は後詰め伝送を前提
としたＤＡ変換回路、端子Ｃ−Ｆは第４図で示した端子
Ｃ−Ｆと同一端子、端子にはたとえば第４図カウンター
６のビットＱ、から出力される２Ｆｓ周期の信号出力端
子、端子Ｈはシリアルデータの入力端子であり、図中の
レジスタ回路１１．１２によって入力回路を構成する。

ここで、出力回路１４は第４図と同一であり、第４図の
端子Ｍ３を制御して、Ｄ端子、Ｅ端子からは第５図（１
）、　（２）で示したＭＰＸ１８　゛ １およびＭＰＸ−２信号を出力させる。この様にすると
メインチャンネルＬ、Ｒデータ用ＡＤ変換回路２０の出
力はＥ端子のＭＰＸ−２信号を基準に前詰め伝送となっ
て出力し、第７図（４）の如くとなる。またサブチャン
ネルＬ、Ｒデータ用ＡＤ変換回路２１は端子りから出力
されるＭＰＸ−１個号で駆動され、ＭＰＸ−１個号に対
して前詰め伝送（第７図（５））となる。両ＡＤ変換回
路の出力は切替回路２２に入力され、Ｆｓ２信号（第７
図（３））によって入力選択が切替わり、端子Ｈへ入力
されるシリアルデータは、第７図（６）の如くなる。デ
ィジタル信号処理回路１０の入力回路は、たとえば、前
詰めサブチャンネルデータ、後詰めメインチャンネルデ
ータとすると、（逆の場合は、ＡＤ変換回路２０．２１
人力するＭＰＸ−１，２を前述と同様第４図、端子Ｍ３
によって逆にする、あるいはＥ端子、Ｄ端子の結線を入
れかえることにより、可能）ちょうどサブチャンネルデ
ータ入力用シフトレジスター回路１２にサブチャンネル
データが入力され、メイン用シフトレジスタ回路１１に
メインチャンネ゛１９　゛ ルデータが入力されることになる。以上、たとえばＤＡ
Ｔの４チャンネル記録時に代表される４チャンネルデー
タの入力方法および回路を説明したが、次にたとえば同
ＤＡＴの再生時に見られる様な４チャンネルデータの出
力方法および動作を説明する。出力回路１４の動作は前
述した通りである。

第６図で使用したＤＡ変換回路２３および２４を後詰め
伝送を前提としたものであるとする。

ここで、出力回路１４は第４図で示した端子旧〜Ｍ３を
制御して端子りからは第５図（１）に示すＭＰＸ−］信
号を出力し、端子Ｅからは第５図（２）に示すＭＰＸ−
２信号を出力し、端子Ｃからは第５図（５）に示す出力
データを得る様にする。このとき、ＤＡ変換回路２３は
Ｄ端子出力のＭＰＸ−１個号によって、第５図（５）の
如く、後詰めであるメインチャンネルのり、Ｒデータが
ＤＡ変換され、出力端子Ｍにメインのり、Ｒチャンネル
オーディオ信号を出力するとともに、同時に、ＤＡ変換
回路２４はＥ端子出力のＭＰＸ−２信号によって後詰め
のサブチャンネルのＲ，ＬデータがＤＡ変換されて、出
力端子Ｓにサブのり、Ｒチャンネルオーディオ信号を出
力することができる。以上により、入出力系統は入力端
子Ｈおよび出力端子Ｃそれぞれ１個ずつで４チャンネル
分のデータ伝送を可能とする。また、上記方法による制
御は、出力端子Ｍにメインチャンネルのり、Ｒデータ出
力を、さらに、出力端子Ｓにサブチャンネルのり、Ｒデ
ータを出力させるものであったが、４チ、ヤンネル装置
においては、いつも４チャンネル分の出力が必要とは限
らず、入力（記録）されるデータの内容によっては、出
力端子ＭおよびＳに同一のメインチャンネルデータのみ
出力する、あるいはサブチャンネルデータのみ出力する
場合も必要となる。

たとえば、４チャンネルを、それぞれ独立した２つのり
、Ｒステレオ信号源のマルチ記録再生装置とした場合、
などである。このときはむしろＤＡ変換回路２３．２４
　に接続されているＭＰＸ−１，ＭＰＸ−２信号の接続
を変えることなく、スイッチ操作１つで端子Ｍ、Ｓに同
時に出力されるデータをメインまたはサブチャンネルに
切替えられる方がより機能的である。本実施例では、第
４図の端子旧およびＭ２端子を制御して端子Ｃから出力
されるデータが第５図（６）または（７）の如くにする
ことにより、実現可能である。さらに、同様に、出力端
子Ｍにサブチャンネル信号を、端子Ｓにメインチャンネ
ル信号を出力させるには、第４図の端子Ｍ３を制御して
Ｄ端子からＭＰＸ−２信号を、Ｅ端子からＭＰＸ−１個
号を出力させることによりＤＡ変換回路２３が相対的に
後詰めとなるデータはサブチャンネルＲ，Ｌデータであ
り、ＤＡ変換回路２４が相対的に後詰めとなるデータは
メインチャンネルＬ、Ｒデータであって、端子Ｍからは
サブチャンネル、端子Ｓからはメインチャンネルの信号
が出力されることになる。以上により、ＡＤ変換回路２
０．２１およびＤＡ変換回路２３．２４の配線を変更す
ることなく、スイッチに連動させた端子旧〜Ｍ３の入力
信号を制御することでメイン、サブの４チャンネル同時
出力、または、メインおよびサブ切替出力が実現できる
。

なお、本実施例において、ＭＰＸ−１およびＭＰ　Ｘ−
２信号を同時に出力させるとともにメイン、サブデータ
を交互に入出力させる方法によって第６図に示すＡＤ変
換回路２０．２１およびＤＡ変換回路２３．２４の前提
とする伝送方法が第２図（Ａ）、　（Ｂ）。

（Ｃ）で示したどの方法のものであっても、また、どの
ような組合せで用いても、それぞれに入力されるチャン
ネル識別信号を対応させる、すなわち、端子りおよびＥ
との接続で対応を計ることにより、使用可能である。

〔発明の効果〕

本発明によれば、Ｌ、Ｒ２チャンネルデータをチャンネ
ル識別信号の片側で同一データとして複数回くり返し出
力できるので、接続すべきＤＡ変換回路、ディジタルフ
ィルター等が前提とする前詰め、後詰め伝送方法の別に
かかわらず対応可能となる効果がある。なお実施回路は
有効１サンプルデ一タビツト数分のシフトレジスタ回路
にフィードバックループを設けるだけで実現できるので
回路の増加およびタイミングの煩雑化が無い。また本発
明の４チャンネルデータの伝送方法によれば、メインチ
ャンネルＬ、ＲデータおよびサブチャンネルＬ、Ｒデー
タが交互に入出力でき、さらにメインチャンネルＬ、Ｒ
データのくり返しおよびサブチャンネルＬ、Ｒデータの
くり返し出力に切換えることができるとともに２個のチ
ャンネル識別信号によってメイン、サブチャンネルを前
詰めあるいは後詰めといった自由な設定が可能となる。

以上により入力および出力端子をそれぞれ１個で共用で
きるとともに、前詰め、後詰め各種伝送方法を前提とし
たＤＡ変換回路、ディジタルフィルター　４チャンネル
信号処理回路全てに対応できるとともに、その接続を変
えることなく、スイッチ制御１つでメイン、サブ同時出
力、メインチャンネル信号のみ出力、サブチャンネル信
号のみ出力といった３通りの出力方法を選択して実現で
きる効果がある。

【図面の簡単な説明】

第１図は本発明による一実施例を示す出力回路図、第２
図は従来のデータ伝送方法のタイミング図、第３図は本
発明の一実施例を示すタイミング図、第４図は本発明の
他の実施例を示す回路図、第５図は本発明の他の実施例
を示すタイミング図、第６図は本発明のさらに他の実施
例を示す回路図、第７図は本発明のさらに他の実施例を
示すタイミング図である。 １．７．８・・・ｍビットシフトレジスタ回路２、３．
４・・・信号切換回路 ＭＰＸ、ＭＰＸ−１，ＭＰＸ−２・・・チャンネル識別
信号ＳＣＫ・・・シフトクロック信号

Claims (1)

1. 【特許請求の範囲】 １、サンプリング周波数Ｆｓ、２チャンネル、ｍビット
   ／サンプルからなるディジタルデータの伝送において、
   伝送クロックの周波数を２×ｍ×ｎ×Ｆｓとし、１／（
   ２×Ｆｓ）時間内に一方のチャンネルデータをｍビット
   単位で同一としてｎ回くり返しシリアル伝送することを
   特徴とするディジタル信号の入出力方法。 ２、上記ディジタル信号の入出力方法においてｍビット
   シフトレジスタ回路と１／２Ｆｓ時間ずつ“Ｌ”、“Ｈ
   ”をくり返すチャンネル識別信号とを設け、上記シフト
   レジスタ回路のシリアル出力信号を同回路のシリアル入
   力端子にフィードバック入力し、上記チャンネル識別信
   号の変化点毎にｍビットのディジタルデータをパラレル
   ロードし、周波数が２×ｍ×ｎ×Ｆｓである信号をシフ
   トクロックとして、シリアルデータを出力することを特
   徴とする請求項１記載のディジタル信号の入出力方法お
   よび回路。 ３、上記ディジタル信号の入出力方法および回路におい
   てｍ＝１６、ｎ＝２とすることを特徴とする請求項１又
   は２記載のディジタル信号の入出力方法および回路。 ４、サンプリング周波数Ｆｓ、４チャンネル、ｍビット
   ／サンプルからなるディジタルデータの伝送において、
   ４チャンネル信号は第１の対と第２の対とに分割し、伝
   送クロックの周波数を４×ｍ×Ｆｓとし、１／２Ｆｓ時
   間ずつ“Ｌ”、“Ｈ”をくり返すチャンネル識別信号を
   設け、該チャンネル識別信号の“Ｌ”期間に第１の対の
   一方のｍビットデータを、“Ｈ”期間に第１の対の他方
   のｍビットデータを同一として２回ずつくり返し出力す
   る、または上記チャンネル識別信号の“Ｌ”期間に第２
   の対の一方のｍビットデータを、“Ｈ”期間に第２の対
   の他方のｍビットデータを同一として２回ずつくり返し
   出力することを特徴とするディジタル信号の入出力方法
   。 ５、サンプリング周波数Ｆｓ、４チャンネル、ｍビット
   ／サンプルからなるディジタルデータの伝送において、
   １／２Ｆｓ時間ずつ“Ｌ”、“Ｈ”をくり返す第１のチ
   ャンネル識別信号と該第１のチャンネル識別信号と同一
   の周期でかつ１／４Ｆｓまたは３／４Ｆｓ時間だけ位相
   シフトした第２のチャンネル識別信号とを設けるととも
   に上記４チャンネルデータを第１の対と第２の対とに分
   割し、第１のチャンネル識別信号の“Ｌ”期間に第１ま
   たは第２の対データを２サンプル配置して２ｍビットの
   シリアル伝送を行なうこと、第１のチャンネル識別信号
   の“Ｈ”期間に第２または第１の対データを２サンプル
   配置して２ｍビットのシリアル伝送を行なうことを特徴
   とするディジタル信号の入出力方法。 ６、特許請求の範囲第４項または第５項のディジタル信
   号の入出力方法において、第１及び第２のｍビットシフ
   トレジスタ回路と、４チャンネルモード選択信号で制御
   される第１の信号切替回路と、前記第１の対または第２
   の対を選択する信号で制御される第２の信号切替回路と
   、前詰め後詰めを選択する信号で制御される第３の信号
   切替回路とを設け、上記第１のシフトレジスタ回路のシ
   リアル出力信号が同回路のシリアル入力端子にフィード
   バック入力すること、上記第１の信号切替回路は、上記
   第１及び第２のシフトレジスタ回路の各シリアル出力信
   号を入力して切替えるとともに上記第２のシフトレジス
   タ回路のシリアル入力信号となること、上記第２の信号
   切替回路は、上記第１及び第２のシフトレジスタ回路の
   各シリアル出力信号を入力して切替えて出力端子とする
   こと、第３の信号切替回路は前記第１または第２のチャ
   ンネル識別信号を切替えて同回路の第１の端子から出力
   するとともに、第１の出力端子から出力されてない側の
   チャンネル識別信号を第２の出力端子から出力すること
   、さらに上記第１または第２のシフトレジスタ回路は周
   波数４×ｍ×Ｆｓの信号をシフトクロックとして、シリ
   アルデータを出力することを特徴とするディジタル信号
   の入出力方法及び回路。