JPH04234242A - データ伝送システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ伝送システムに
関し、特に多重伝送システムにおける中央コントロール
ユニットと複数のリモートノード間で伝送されるデータ
のモード及び方向を規定するデータ伝送システムに関す
る。

【０００２】

【従来の技術】多重伝送システムは、種々のリモート局
またはノードにシーケンシャル（時系列的）にアクセス
するデジタル式電子手法として定義される。かかるシス
テムにおいては、双方向性伝送ラインを介して複数のリ
モートノードに接続された中央コントロールユニットを
有する。中央コントロールユニットとリモートノード間
で通信される信号は、論理“０”または“１”の二値状
態を定義する情報の電子的ビットの形態をとる。　　時
分割多重システムにおいては、通信データは、スロット
やフレームと称される時間窓（タイムウインドウ）によ
って規定される。時間窓内の各ビット位置は、データ信
号ビットを挟む複合フラグビットまたはパターンの付加
によって変化可能な予め定義された意味をもっている。 付加または異なる種類のフラグビットも、また特別フレ
ームについてのより多くの信号ビットの到来や選択ビッ
ト位置の再定義を示すために含まれている。

【０００３】Ｙｅｅの発明の米国特許第４，３１１，９
８６号公報には、パルス幅変調が、システム内の各リモ
ート局に対する特定アドレスを生成するために利用され
ている多重システムが開示されている。中央プロセッサ
は、制御された幅をもつインタロゲーションパルスを送
出する。 この幅は、意図されたパルス受信特定リモート局を指定
する。各リモート局は、適当な幅をもつインタロゲーシ
ョンパルス（質問パルス）を受信したとき、所望の情報
をエンコードする遅延時間で、バス上にリターンパルス
を供給することによって応答する。上記Ｙｅｅシステム
では、可変幅インタロゲーションパルスのパルス幅によ
ってリモート局が特定される。

【０００４】

【発明が解決しようとする課題】上述のように、従来の
多重伝送システムにおいては、コントロールユニットと
リモートノード間の伝送データ信号を囲む複合フラグビ
ットや特定パルス幅が必要となり、構成が複雑になると
いう問題がある。

【０００５】そこで、本発明の目的は、構成を複雑化す
ることなく、伝送モード、データ伝送方向の規定可能で
、信号伝送スループットを増大せしめるデータ伝送シス
テムを提供することにある。

【０００６】

【課題を解決するための手段】前述の課題を解決するた
め、本発明によるデータ伝送システムは、双方向性伝送
ラインを介してコントロールユニットと複数のリモート
局との間でデータデジットを伝送する伝送システムであ
って、前記コントロールユニットから前記リモート局の
１つにデータデジットを送出するデータデジット伝送前
の第１の非能動状態期間を検出する手段と、前記リモー
ト局の１つから前記コントロールユニットへのデータデ
ジットの伝送後の前記伝送ラインの前記第１の非能動状
態期間とは異なる第２の非能動状態期間を検出する手段
と、を具えて構成される。

【０００７】

【作用】本発明では、ライン上に送出されているデータ
信号の伝送モードを定義するために、双方向性伝送ライ
ン上に選択された非能動期間を与えている。また、コン
トロールユニットまたは複数リモートノードの一つから
発生している伝送データの方向を定義するために、双方
向性伝送ライン上に選択された非能動期間を与えている
。すなわち、本発明のデータ伝送システムは、双方向性
伝送ラインを介して複数のリモートノードに接続された
コントロールユニットと協動する。伝送ライン上の第１
の非能動期間は、コントロールユニットからのデータ信
号の伝送に先立っている。伝送ライン上の第２の非能動
期間は、リモートノードの一つからのデータ信号の伝送
に先立つ。この第２の非能動期間は、第１の非能動期間
とは異なる長さである。その結果、第１の非能動期間は
、コントロールユニットからリモートノードの一つへの
引き続く伝送を示し、第２の非能動期間は、リモートノ
ードの一つからコントロールユニットへの連続した伝送
を示す。

【０００８】

【実施例】次に、本発明の実施例について図面を参照し
ながら詳細に説明する。以下に説明する実施例は、少な
くとも一つのリモートノードとともに双方向性電子通信
をするコントロールユニットを利用するいかなるシステ
ムにも適用できる。一例として、本発明は、特別なコン
トロール型多重ネットワークに関連させて説明される。 ここで述べられるリアルタイムコントロール型多重シス
テムは、従来のコントロールシステムにおける多重銅ハ
ーネスワイヤを、コントロール信号の繰り返しによって
情報及びコントロール信号を分配する一本のツイストワ
イヤ対（ツイスト対）で置き替えている。雑音環境下で
あっても、最小のアドレスオーバーヘッドで通信が為さ
れる。

【０００９】図１と図３に示すシステムにおいては、デ
ータビットは、数千フレーム／秒までの一定繰り返しフ
レームで両方向（つまり、双方向性）に伝送される。フ
レーム時間は、アドレスノードの数、許容信号伝播遅延
及び中央コントローラの処理に対して容認された時間に
依存する。一定繰り返しフレームによって、システムは
、従来のバスを用いて数百フィートにわたる、または、
ループバスを用いて数千フィートにわたる高速通信（１
／２メガバイト／秒まで）を可能とする。図１と図３に
示すシステムは、特定アドレスで特定デバイスへのコマ
ンドの送出及び当該コマンドが所望デバイスに対して適
切なる通信が為されたことを確認する基本構造部を示す
。図１から理解されるように、基本多重コントロールシ
ステム１０は、通常、一連のツイスト対２６を介して、
複数のリモートノード３０ー１〜３０ーｘに接続されて
いるホスト中央コントローラ２０を有する。ホスト中央
コントローラ２０は、マイクロコントローラユニット（
ＭＣＵ）２２と、このＭＣＵ２２と協働するようにされ
たツイスト対インタフェース２４とを備え、リモートノ
ード３０ー１〜３０ーｘについての種々の出力と入力を
制御する。ツイスト対インタフェース２４への入力信号
は、単一デジタルフィルタ（図示せず）によりフィルタ
リングされ、例えば１００ｎｓの指定された持続長以下
の状態変化を拒絶する。フィルタリングされた信号の立
上がり端は、１組のタイマをトリガし、後述するように
入力パルスをＳ１，Ｓ２及びＳ３でサンプリングする。 図３は、スターバス双方向性相互接続システム１１０と
して知られ、図１に示す基本双方向性システムの他の構
成例を示すものである。図３によれば、ＭＣＵ２２は、
３つのツイスト対インタフェース部２４ーａ，２４ーｂ
，２４ーｃの組に接続されている。ツイスト対インタフ
ェース部のそれぞれは、リモートノード３０ー１〜３０
ーｘ，４０ー１〜４０ーｘ及び５０ー１〜５０ーｘの分
離組に接続されている。スターバスシステムは、高度な
信頼性を与え、ネットワークの他部動作干渉によるネッ
トワークの一部のダメージを防止する。

【００１０】ホストコントローラ２０は、通信ワイヤの
単一ツイスト対を介して、６４個までのリモートノード
のネットワークと通信可能である。各リモートノードは
、図２に示すように、８デジットの入力及び出力データ
を供給する。それぞれのデジットは４ビット位置（４Ｔ
）を有する。ノードは、中央コントローラからの他の分
配ワイヤ対の一部または全体に電源が与えられている。 リモートノードは、アプリケーション特定集積回路（Ａ
ＳＩＣ）から成り、伝送ラインに直接的または間接的に
接続する必要な物理的手段を含み、また、伝送ラインか
ら信号を抽出し、伝送ライン上に信号を送り、ここでイ
ンターバイトセパレータ（ＩＢＳ）とメッセージターミ
ネータ（ＭＴ）とされる非能動の選択期間を検出するの
に十分な電子手段も含む。

【００１１】ランダムアクセスプロトコルと同様に、シ
ーケンシャルアクセスプロトコルが与えられている。シ
ーケンシャルアクセスプロトコルにおいては、指示され
たアドレスを用いて、８デジットデータフレームが順次
各ノードに書き込まれ、読み出される。すべてのノード
が機能すると、上記サイクルが繰り返されて各ノードの
状態を連続してリフレッシュする。ランダムアクセスプ
ロトコルは、８デジットアドレスフレームが８デジット
フレームとともにネットワーク中の特定のノードを指定
するために送出される点を除いて、同様な方法で送出さ
れる。通信のシーケンシャルまたはランダムプロトコル
は、通信の方向とともに、後述するようなＭＴとＴＢＳ
を検出することによって決定される。こうして、伝送プ
ロトコルは、所定フレーム内で混合されることになる。

【００１２】データ信号は、種々の態様でリモートノー
ドから読み出し、書き込みができる。かかる態様の一つ
が図２に示されている。第１ビットの立上がり端が同期
を与えている。各ビットは、１Ｔの幅で、４ビットが一
つのデジットを形成する。デジット復調は、ツイスト対
インタフェース２４，２４ａ〜２４ｃ及びＡＳＩＣリモ
ートノードを含むネットワーク内の種々の点で行われる
。デジット復調は、受信波形をＳ１，Ｓ２及びＳ３でサ
ンプリングすることにより行うことができる。Ｓ１とＳ
３がスタート及びストップビットをサンプリングし、Ｓ
２がデータビットをサンプリングする。“０”または“
１”である有効データをＳ２でサンプリングするために
は、Ｓ１は論理“１”でなければならず、Ｓ３は論理“
０”でなければならない。もし、Ｓ１が“０”であるか
、Ｓ３が“１”であるときには、復調回路（後述）は、
何ら動作せず、サンプルデータビットは、短いまたは長
い雑音バーストから生ずる無効パルスとして扱われる。

【００１３】殆どの多重コントロールシステムにおいて
は、各データビット位置の意味は、データビットを挟ん
でいる複合フラグビットまたはパターンを付加すること
により変化させることができる。付加され、または異な
る種類のフラグビットまたはシーケンスも、より多くの
データビットが特定フレームに到来し、これらビット位
置が再定義されることを示すために含まれている。図４
と図５のシステムでは、上述タイプの特定フラグビット
が除去され、データの定義が伝送ライン上の非能動のＩ
ＢＳ及びＭＴ期間を検出することにより決定される。こ
うして、ただ一つの種類のフラグビットが与えられ、デ
ータのフレーム間のバリアを設定する。

【００１４】本実施例のシステムのＩＢＳフレームフラ
グは、図４と図５に示すように、有効４Ｔデータデジッ
トの後の伝送ライン上の少なくとも８Ｔの非能動状態を
有する。シーケンシャル及びランダムアクセスプロトコ
ルの両方とも同一ＩＢＳフラグで開始する。この態様の
固有性は、いくつかのデジットが検出され、機能したか
についての決定を行う受信デバイスを必要とすることで
ある。図４と図５のシステムにおいては、これは、有効
４Ｔデータデジットの後の伝送ライン上の、本例では２
Ｔの非能動状態をもつＭＴを検出することによって為さ
れる。図４に示すように、非能動状態のＭＴ期間は、先
行伝送がシーケンシャルモードであったことを示す８デ
ジットの後にある。図５おいて、先行伝送がランダムア
クセスモードであったことを示す１６デジット（８デジ
ットアドレス＋８デジットデータフレーム）の後にＭＴ
がある。この時点で、受信ＡＳＩＣは、モードとデータ
を解釈でき、応答データをホストコントローラに返送す
る。しかしながら、応答データ伝送の始まりは、最悪ケ
ースにおけるＭＴ時間間隔を決定する回路の許容値の少
なくとも２倍だけ遅延されなければならない。この遅延
は、伝送ホールドオフ（ＴＨＯ）と称され、高速ＭＴ期
間にアドレスされたデバイスによるデータの授受が、低
速ＭＴ期間のデバイスによりコントローラからの連続デ
ータとして扱われないことを補償する。

【００１５】図６は、上述ＩＢＳ及びＭＴ検出態様を利
用する時分割シリアル通信を実行するＡＳＩＣ３０のブ
ロック図を示す。ＡＳＩＣ３０は、外部クロックを有し
、または外部クロックなしでも良く、ここでは、両アプ
ローチが説明される。１００ナノ秒（ｎｓｅｃ）の２ウ
ェイフィルタ６０は、１００ｎｓｅｃよりも短いすべて
のパルスを阻止するように設計されている。入力パルス
精査回路（ＩＮＰＳＣ）１５０は、クロック（ＶＡＬＤ
ＩＧ）とデータ（ＤＡＴＡＤＥＴＮ）信号を分離し、上
述と同様方法でＳ１，Ｓ２及びＳ３でサンプリングする
ことにより入力データデジットを有効化する非同期／同
期コンバータである。ＶＡＬＤＩＧ及びＤＡＴＡＤＥＴ
Ｎ信号は、次に情報を受信デジット／アドレス　　スト
レージ（ＲＤＡＳ）２００にストローブし、デジットカ
ウンタ（ＤＣ）５００を用いて所定時間フレーム内に受
信されるデジットの数を計数するために用いられる。事
象（イベント）タイマ（ＥＴ）３００、非能動データラ
インタイマ（ＮＡＤＴ）４００及び伝送パルス発生器（
ＴＰＧ）６００は、事象を計測し、ＩＢＳ／ＭＴを検知
し、選択時にＡＳＩＣからの応答データを伝送する。

【００１６】図７には、ＩＮＰＳＣ１５０の詳細が１５
０Ａとして示されている。この回路１５０Ａは、Ｓ１，
Ｓ２，Ｓ３の種々時間間隔で伝送ラインをサンプリング
することによってＡＳＩＣ中に到来するデータを有効化
する。システムクロックは、クロック２でラベルされ、
本例ではタイムベース単位（Ｔ）当り略５クロックであ
る。有効デジットをもたせるため、第１のＴ状態は論理
ハイでなければならず、第２のＴ状態（実際のデータ）
はハイまたはローとすることができ、第３と第４のＴ状
態は常にローでなければならない。カウンタ１５２は、
計数イネーブル（ＥＮ）、リセットディレクト（ＲＤ）
、クロック（ＣＫ）入力及びＱ０〜Ｑ３とターミナルカ
ウント（ＴＣ）出力を有する。フィルタデータラインＤ
ＡＴＡＦＩＬの立上がり端は、ＮＯＲゲート１６０及び
反転入力ＡＮＤゲート１６２を介してカウンタ１５２を
イネーブルする。カウンタ１５２は、ＡＮＤゲートデコ
ーダ１５４，１５６及び１５８でそれぞれ決定されるＳ
１，Ｓ２及びＳ３サンプル点を定めるために用いられる
。

【００１７】第１のサンプルＳ１は、第１のＴ状態中に
３クロックまたは３／５（０．６）を取り込む。デコー
ダ１５４は、そのＤ入力がＤＡＴＡＦＩＬと接続されて
いるフリップフロップをクロックする。フリップフロッ
プ１６４のＱ出力は、ＳＴＡＲＴＢＩＴと称され、ＮＯ
Ｒゲート１６０を介してカウンタ１５２の入力に返送さ
れ、Ｓ１のサンプルがハイであれば、カウンタ１５２の
イネーブル状態を保持する。第２のサンプルＳ２は、デ
ータビットの実際値であり、４Ｔデジットまたは２／５
（０．４）内の７クロックで第２のＴ状態内に取り込ま
れる。デコーダ１５６は、そのＤ入力がインバータ１７
０を介してＤＡＴＡＦＩＬに接続されたフリップフロッ
プ１６６をクロックする。フリップフロップ１６６のＱ
出力は、ＲＤＡＳ２００への入力となる。第３のサンプ
ルＳ３は、３／５（０．６）である１３番目のクロック
で第３のＴ状態中に取り込まれる。Ｓ３において、デー
タラインは、デジットを有効化するためローでなければ
ならない。ＤＡＴＡＦＩＬは、Ｓ３サンプリング点でク
ロックされるフリップフロップ１６８のＤ入力にインバ
ータ１７０を介して入力される。フリップフロップ１６
８のＱ出力は、データライン上の反転のため能動ハイで
あるＶＡＬＤＩＧ信号となる。ＴＣは、第１と第３のサ
ンプリングフリップフロップ１６４と１６８をリセット
するために用いられ、１５番目のクロックに到達したと
き、カウンタ１５２を不能とする。したがって、カウン
タ出力Ｑ０〜Ｑ３は、それぞれ２クロック間、能動状態
にある。ＳＴＡＲＴＢＩＴ信号がローになると、データ
ラインから他の立上り端を受信するまで、カウンタ１５
２を不能状態としている。

【００１８】ＩＮＰＳＣの他の実施例が、外部クロック
がない４つのタイマ１７０，１７２，１７４，１７６を
用いた例として、図８に１５０Ｂとして示されている。 いずれかのタイマにパルス立上り端が入力すると、ハイ
が出力される。その入力の付加能動がない状態で、タイ
マ出力は、選択されたタイムアウト値の後、ローに戻る
。入力がローになり、出力がタイムアウトする前にハイ
に戻ると、出力はハイに留まり、新しい立上り端の入力
により新しいタイムサイクルを与える。リセット入力が
ハイになると、出力は速ちにローにセットされる。リセ
ット入力がハイに維持されると、正規入力の立上り端は
無視され、タイマをスタートさせない。

【００１９】図８に示されるタイマは、定数によってＴ
倍されたタイムアウト時間で示されている。タイマ１７
０が０．５Ｔの後、タイムアウトにセットされる。ＤＡ
ＴＡＦＩＬ入力の立上り端は、タイマ１７０，１７２及
び１７４の動作をスタートさせる。ラインが安定してい
ると、タイマ１７０の出力はローになり、ＤＡＴＡＦＩ
Ｌの状態をラッチするフリップフロップ１８０をクロッ
クする。フリップフロップ１８０のＱ出力は、ＳＴＡＲ
ＴＢＩＴであり、タイマ１７０，１７２，１７４の入力
上のＩＮＨＩＢＩＴゲート１７８に返送される。ＤＡＴ
ＡＦＩＬがハイにラッチされると、ＩＮＨＩＢＩＴゲー
ト１７８の出力はローに設定され、フィルタデータ入力
ライン上の将来の雑音によるタイマ１７０，１７２，１
７４の再トリガを阻止する。ＤＡＴＡＦＩＬが０．５Ｔ
でローにサンプルされると、フリップフロップ１８２が
クロックされ、短リセットパルスをタイマ１７２，１７
４，１７６に送出してタイマへの他の立上り端入力の受
信を許容する。すべてのデータデジットは、続行前に、
この０．５Ｔテストを最初に経なければならない。

【００２０】ＤＡＴＡＦＩＬが０．５Ｔテストを通過後
、１．５Ｔタイマ１７２は、タイムアウトし、そのＤ入
力がフィルタデータラインに接続されているフリップフ
ロップ１８４をクロックする。１．５Ｔにおいて、実際
のデータ状態は、伝送ライン上に存在し、フリップフロ
ップ１８４のＱ出力は実際のデータ値を記憶している。 次に、２．９Ｔタイマ１７４は、タイムアウトし、その
Ｄ入力がインバータ１９４を介してフィルタリングされ
たデータラインに接続されたフリップフロップ１８６を
クロックする。ＤＡＴＡＦＩＬがローであると、Ｑ出力
信号ＶＤＩＧはハイになる。ＶＤＩＧはＡＳＩＣを通し
て数ケ所の動作を続行させる。最終タイマは、フリップ
フロップ１８０，１８４，１８６をリセットするために
用いられる０．２Ｔタイマ１７６である。その結果、０
．５Ｔタイマ入力でのＩＮＨＩＢＩＴゲート１７８がイ
ネーブルされ、ＩＮＰＳＧを再びイネーブルして入力パ
ルスを再度受信するようにする。０．２Ｔタイマ１７６
は、２．９Ｔタイマ出力の下降端によりスタートされる
。これは、入力ＤＡＴＡＦＩＬの立下り端の後、実効的
に３．１Ｔである。０．２Ｔタイマ１７６は、ＶＤＩＧ
をノード内の他の機能を実行させ、ＳＴＡＲＴＢＩＴフ
リップフロップ１８０をリセットするのに十分に長いハ
イとする。図９〜図１１は、ＩＮＰＳＣ内で受信され、
拒絶されたデジットの種々シーケンスに対するＳ１，Ｓ
２及びＳ３クリティカル点を示すタイミング図である。

【００２１】図１２は、図６におけるＲＤＡＳ２００Ａ
を示す図である。格納された反転データであるＤＡＴＡ
ＤＥＴＮ、及びＭＴの前に通信された有効なデジット信
号であるＶＡＬＤＩＧは、ＲＤＡＳへの入力となる。Ｄ
ＡＴＡＤＥＴＮは、レジスタ２０４のＱ７及びレジスタ
２０６のＤＩＮを介して直列に接続されている２つの８
ビットシフトレジスタ内にシフトされる。ＶＡＬＤＩＣ
は、各シフトレジスタ２０４，２０６のクロック入力（
ＣＫ）に接続されている。ＶＡＬＤＩＧクロックは、信
号検出メッセージターミネータ（ＤＥＴＭＴ）及びＡＮ
Ｄゲート２８により、ＡＳＩＣ応答時間中、シフトレジ
スタへの入力が阻止される。こうして、データは、ホス
トコンピュータ２０がデータを送出している間だけＲＤ
ＡＳ内にシフトされる。ＤＡＴＡＤＥＴＮは、第１シフ
トレジスタ２０４のＤＩＮ（データイン）に接続されて
いる。データは、ホストコントローラから最初にリース
トシグニフィカントデジットとともに送出される。シー
ケンスアクセスでは８デジットがホストコントローラか
ら送出され、ランダムアクセスでは１６デジットが送出
される。シーケンシャルアクセスにおいて、８デジット
はＡＳＩＣリモートノードに伝送される出力データを示
す。ランダムアクセスでは、第１の６デジットは、先ず
リーストシグニフィカントデジットをもつアドレス情報
である。次の２デジットは、スペアデジットであり、最
後の８デジットは出力データ情報である。

【００２２】図１３においては、図６の事象タイマ３０
０を３００Ａで示している。ＩＮＰＳＣからの第１のＶ
ＡＬＤＩＧ信号により、そのＱ出力（ＶＤＩＮ）がＮＯ
Ｒゲート３４０の反転入力を介して２つのカウンタ３０
６，３０８のリセットダイレクト（ＲＤ）をトリガする
フリップフロップ３０２がセットされる。第１のカウン
タ３０６は、０００１のプリロードをもつ４ビットカウ
ンタである。第２のカウンタ３０４は、３ビットカウン
タである。３ビットカウンタ３０４の各カウンタは３Ｔ
と等しい。第１の事象タイマは、ＡＳＩＣがコントロー
ラからのデジットを受信している間、動作するＶＤＩＮ
タイマの後の２１Ｔである。３ビットカウンタ上のＡＮ
Ｄデコーダ３０８は、第１の有効デジットＶＤＩＮの後
で、２１Ｔにおいてハイ信号を出力する。ＡＮＤデコー
ダ３０８からの出力の立上り端は、“ＡＬＬＯＷＭＴ”
と付されたＱ出力をもつフリップフロップ３１４をセッ
トする。次の事象タイマは、コントローラによるデジッ
ト伝送終了後のＭＴの後、１６１／２Ｔでタイムアウト
するようにセットされている。３ビットカウンタ３０６
上のＡＮＤデコーダ３１０は、１５Ｔにセットされてい
る。しかし、２つの付加ラインは、８クロックデコード
を形成する４ビットカウンタから接続される。これは、
総計１６　１／２についての付加１　１／２Ｔに寄与す
る。ＡＮＤデコーダ３１０からの立上り端は、“ＡＬＬ
ＯＷＩＢＳ”と付されたＱ出力をもつフリップフロップ
３１２をセットする。この回路では、ＩＢＳは、有効化
されたデジット上のＳＴＡＲＢＩＴ信号の後端からデー
タライン上の９Ｔの非能動状態の検出として定義されて
いる。これは、ＡＳＩＣ応答期間の終端を示し、コント
ローラにデータを次のＡＳＩＣノードに対して送出可能
とせしめる。ＩＢＳの検出は、ＭＴの後、１６　１／２
Ｔまで禁止される。ＡＬＬＯＷＩＢＳ信号は、能動時、
コントローラからの次の伝送スタートまでそれ以上の事
象がないので、カウンタ３０４，３０６を無能化する。 ＡＬＬＯＷＩＢＳ信号は、ＩＢＳ検知によって、ＯＲゲ
ート３２８に発生するインターバイトリセット（ＩＢＲ
ＥＳＥＴ）信号を用いてリセットされる。

【００２３】図１４には事象タイマ３００を示す他の構
成例が示されている、ＶＡＬＤＩＧは、そのＤ入力がハ
イであるフリップフロップ３５０をクロックする。その
結果、２１Ｔタイマ３５４をスタートさせるために使用
するフリップフロップ３５０のＱ出力はローからハイに
向かう信号であり、その出力は直ちにハイになる。２１
Ｔの後、タイマ３５４の出力は、ローになり、そのＤ入
力がハイとされているフリップフロップ３６０をクロッ
クする。こうして、Ｑ出力がハイになる。このＱ出力は
、ＡＬＬＯＷ　　ＭＴと称され、不能状態になるＭＴ信
号を補強するためにＩＢＲＥＳＥＴまでハイに維持され
なければならない。ＩＢＲＥＳＥＴは、フリップフロッ
プ３６０及びタイマ３５４をリセットする。１６Ｔタイ
マ３５６は、ＭＴ信号でスタートされる。その検出につ
いては後述する。タイマ３５６の出力は、急速にハイに
なり、１６Ｔの後、出力はローに戻る。この出力の後端
により、Ｄ入力がハイにされているフリップフロップ３
６２がクロックされ、Ｑ出力がハイになる。このＱ出力
は、ＡＬＬＯＷＩＢＳと称され、ＩＢＳが検出されるま
でハイにされていることのみ必要である。ＩＢＲＥＳＥ
Ｔは、このフリップフロップ３６２とタイマ３５６をリ
セットする。図１５は、図１４に示されている回路３０
０Ｂについての種々の入力と出力状態を示すタイミング
図である。

【００２４】図１３には、また、図６のブロック図内に
示されているＮＡＤＬＴ４００の代表図が示されている
。このタイマからデコードされた信号は、フレームリセ
ット（ＤＥＴＦＲ）、Ｉ／Ｏリセット（ＩＯＲＥＳＥＴ
）、検出メッセージターミネータ（ＤＥＴＭＴ）及び検
出インターバイトセパレータ（ＤＥＴＩＢＳ）を含む。 １つのコンポジットカウンタ３１６は、すべての信号に
対して用いられる。カウンタ３１６のリセットダイレク
ト信号ＤＬＣＲＳＴが図２１と図２２のタイミング図中
に示されており、いくつかの信号、つまり、受信デジッ
トの２．６Ｔ有効化点で２クロック幅のＶＤＩＧ、ＡＬ
ＬＯＷＭＴ及びＡＬＬＯＷＩＢＳ信号の立上り端で１ク
ロック幅のＤＬＰ２、及びＭＴが許可された後、ＭＴが
検出される前のＳＴＡＲＢＩＴ信号であるＣＬＲ２Ｔか
ら成る。

【００２５】ＤＥＴＩＢＳ信号は、最終ＤＬＣＲＳＴの
後、総計４８個のクロックを与えるカウンタ３１６のＱ
４及びＱ５ラインによってデコードされる。これは、実
際には最終有効デジットのＳ３サンプル点から９．６Ｔ
に等しい。Ｑ４及びＱ５は、ＩＢＳが許可され（ＡＬＬ
ＯＷＭＴ信号がハイ）、クロックラインがローとされて
いるＡＮＤゲート３１８への入力となる。これら信号が
能動状態のときには、ＡＮＤゲート３１８はフリップフ
ロップ３２２をクロックする。フリップフロップ３２２
のＱ出力は、システムクロックの立上り端によりクロッ
クされるフリップフロップ３２６のＤ入力に接続されて
いる。フリップフロップ３２６のＱ出力は、ＤＥＴＩＢ
Ｓであり、フリップフロップ３２２のリセットラインに
返送される。したがって、ＤＥＴＩＢＳ信号は１クロッ
クに制限される。ＤＥＴＩＢＳ信号は、ＩＢＲＥＳＥＴ
を出力する４入力ＯＲゲート３２８に供給される。ＤＥ
ＴＭＴ信号は、カウンタ３１６のＱ４ラインでＡＮＤゲ
ート３２０によりデコードされ、最終ＤＬＣＲＳＴの後
、総計１６クロックが出力される。これは、最終有効デ
ジットのＳ３サンプル点から３．２Ｔに等しい。Ｑ４は
、ＡＬＬＯＷＭＴとＣＬＯＣＫとともにＡＮＤゲート３
２０への入力となっている。上記信号が能動状態にある
とき、ＡＮＤゲートは、そのＱ出力にＤＥＴＭＴ信号を
生成するフリップフロップ３２４をクロックし、セット
する。フリップフロップ３２４は、ＩＢＲＥＳＥＴによ
りリセットされる。

【００２６】ＤＥＴＭＴ信号は、データ受信からデータ
伝送へのＡＳＩＣノードでの状態変化を示し、またはデ
ータを伝送する他のノードを待っている。高速な１／２
クロック期間パルスをもつことが望ましい。このパルス
ＤＥＴＭＴＰは、フリップフロップ３３０とＡＮＤゲー
ト３３２を用いてシステムクロックとＤＥＴＭＴから導
出され、カウンタ３０４，３０６を零Ｔ（ＯＲゲートを
介して）に再リセットするために用いられる。カウンタ
３０４，３０６からのデコードが、ＭＴの前またはＭＴ
の後のいずれかであるから、カウンタ３０４，３０６は
リセットされなければならない。ＤＥＴＭＴＰは、また
後述のチップ能動信号に対する遅延セットアップとして
も用いられる。

【００２７】複合カウンタ３１６の他の例として、ＤＥ
ＴＩＢＳ及びＩＢＲＥＳＥＴに対するものが図１６に、
ＤＥＴＭＴに対するものが図１７に示されている。タイ
マ４０２は、ＩＮＰＳＣから入力としてＶＡＬＤＩＧ信
号をもつＯＲゲート４０４からの入力の立上り端により
スタートされる。９Ｔタイマ４０２の出力は、その入力
がトリガされると、直ちにハイになり、９Ｔ後にローに
なる。ＡＴの前に入力の付加立上り端は、タイマ４０２
を他の９Ｔにリセットし、出力をハイに維持する。した
がって、タイマ４０２の出力は、その入力上の最終立上
り端から９Ｔだけローになる。ＡＬＬＯＷＩＢＳによっ
て許可されているときは、タイマ４０２出力の後端は、
Ｄ入力がハイとされているフリップフロップ４０６をク
ロックし、Ｑ出力をハイとし、ＤＥＴＩＢＳ及びＩＢＳ
ＲＥＳＥＴを供給する（ＯＲゲート４０８を介して）。

【００２８】ＡＬＬＯＷＩＢＳ信号が図１６に示されて
いる回路に影響を与えることができる２つの方法がある
。１つの方法は、ＡＬＬＯＷＩＢＳの立上り端で９Ｔタ
イマ４０２を再スタートすることである。しかし、これ
には、或る制約がある。９Ｔタイマ４０２がＡＬＬＯＷ
ＩＢＳが現れる前に既にタイムアウトしていれば、ＡＬ
ＬＯＷＩＢＳの立上り端がそれ自身９Ｔタイマ４０２を
再スタートするから、フリップフロップ４０６は、伝播
遅延に起因して事前にクロックされてしまう。したがっ
て、タイマ４０２の出力は、フリップフロップ４０６の
クロック入力上の低くなるスパイクを阻止するのに十分
に早くハイにはならない。この問題を解決するため、短
時間遅延部４１０が、フリップフロップ４０６のクロッ
クへのアクセスを阻止するＡＬＬＯＷＩＢＳ信号に付加
され、ＡＬＬＯＷＩＢＳ信号がハイになった後、非能動
の全９Ｔ期間の正しい検出を行わせる。しかしながら、
９Ｔタイマ４０２がタイムアウトする前にＡＬＬＯＷＩ
ＢＳを必要としないときには（どのＡＳＩＣノードも応
答しないという可能性）、ＡＬＬＯＷＩＢＳの立上り端
がフリップフロップ４０６の状態をクロックする。 こうして、ＡＬＬＯＷＩＢＳを遅延し、ＡＬＬＯＷＩＢ
Ｓの立上り端上の９Ｔタイマ４０２を再トリガする必要
性が排除される。しかし、ＡＬＬＯＷＩＢＳのタイミン
グは、ＭＴの後１６Ｔから、ＭＴの後２５Ｔまで延長さ
れなければならない。機能的には、２５Ｔ動作は１６Ｔ
動作と同一である。タイマ４０２でクロックされるとき
、フリップフロップ４０６のＱ出力は、（ＯＲゲート４
０８を介して）ＩＢＲＥＳＥＴを生成させる実際のＩＢ
Ｓである。フリップフロップ４０６のリセットは、ＩＮ
ＳＰＣからのＳＴＡＲＴＢＩＴ信号により行われる。 ＳＴＡＲＴＢＩＴは、フリップフロップ４０６を、既に
それがセットされているときのみリセットする。この接
続の主目的は、ＩＢＲＥＳＥＴが能動状態になっていな
いとき、フリップフロップ４０６を無効にするためにＳ
ＴＡＲＴＢＩＴを許可することである。

【００２９】ＭＴを検出する他の回路例が図１７に示さ
れている。ＭＴの主目的は、いつコントローラがデータ
を所定フレーム内にＡＳＩＣノードへの送出を終了する
のかを決定することである。これは、ＳＴＡＲＴＢＩＴ
を用いてデータラインの能動状態をモニタすることによ
り為される。ＳＴＡＲＴＢＩＴは、データデジット内で
の０．５Ｔでハイになり、２．９ＴであるＳ３サンプル
点の後、０．２Ｔ迄ハイに留まる。３Ｔタイマ４５０は
、ＡＮＤゲート４５２によりトリガされ、３．１Ｔであ
るＳＴＡＲＴＢＩＴの下降端でスタートされる。３Ｔタ
イマ４５０がタイムアウトする前に、ＳＴＡＲＴＢＩＴ
がハイに戻ると、リセット条件において、ＭＴはフリッ
プフロップ４５４を保持することにより阻止される。 これは、例えば、コントローラがなおデータを送出して
いるときはいつでも生ずる。タイマ４５０は、ＡＬＬＯ
ＷＭＴがハイになるまでスタートを許可されない。しか
し、ＡＬＬＯＷＭＴがハイになると、タイマ４５０はＳ
ＴＡＲＴＢＩＴがローであるときのみトリガされる。こ
れは、ＡＬＬＯＷＭＴ信号がハイになった後、能動状態
ではない新しい３Ｔの検出を保証する。３Ｔタイマ４５
０は、許可されたときには、ＳＴＡＲＴＢＩＴの下降端
によりスタートされる。タイマ４５０は、タイマ４５０
がタイムアウトするまでＳＴＡＲＴＢＩＴがローを維持
しているときのみ、フリップフロップ４５４をセットす
る。タイマ４５０がＳＴＡＲＴＢＩＴがローにある状態
でタイムアウトすると、フリップフロップ４５６のＱ出
力は、ＭＴを示すハイにセットされる。図１８は、図１
７に示されている回路４００Ｃに対する種々の入力と出
力状態を示すタイミング図である。

【００３０】図１９は、図６に示すデジットカウンタ（
ＤＣ）５００の５００Ａでの詳細図である。カウンタ５
０２は、リセットダイレクト（ＲＤ）とカウントイネー
ブル（ＣＥ）をもつ５ビットバイナリーカウンタである
。ＶＡＬＤＩＧは、カウンタ５０２へのクロック入力で
ある。ＶＡＬＤＩＧは、ＭＴの検出後、不能とされるか
ら、カウンタ５０２はコントローラからの有効デジット
のみをカウントする。カウンタ出力Ｑ０〜Ｑ４に接続さ
れた５０４と５０６を含む数個のデコーダがあり、これ
らデコーダは、種々の信号を供給し、ＤＥＴＭＴが能動
状態になると、計数されたデジットの数に依存して種々
の事象をトリガする。２つのデコーダ出力は、計数され
た８デジットに対してＢ８が、計数された１６デジット
に対してＢ１６が付されている。Ｂ８信号は、シーケン
シャル不能信号（ＳＥＱＤＩＳ）によって阻止されてい
ないときには、チップ能動フリップフロップ５０８のＤ
入力に入力される。フリップフロップ５０８がセットさ
れると、１クロックパルス遅れて伝送パルス発生器（Ｔ
ＰＧ）６００Ａ（図２０に示されている）は、コントロ
ーラへのデータの返送をスタートさせる。このフリップ
フロップ５０８がセットされるためには、アドレス比較
信号（ＡＤＤＣＯＭＰ）は、このＡＳＩＣノードがアド
レスされていることを示すハイでなければならない。Ａ
ＤＤＣＯＭＰは、フリップフロップ５０８のクロックイ
ネーブル（ＣＥ）に接続される。フリップフロップ５０
８は、ＡＳＩＣノードでの伝播遅延のため、遅延ＤＥＴ
ＭＴパルス（ＯＬＹＸ１）によってクロックされる。Ｂ
１６信号は、また、ＯＲゲート５１０を介してフリップ
フロップ５０８に対するＤ入力への入力である。

【００３１】ＴＰＧ６００Ａは、図２０に示すように、
遅延チップ能動信号（ＣＨＩＰＡＣＴ　　Ｄ）によりイ
ネーブルされる。ＣＨＩＰＡＣＴ信号は、フリップフロ
ップ５１０により１クロック遅延される。この遅延は１
．６Ｔであり、ここでは、伝送ホールドオフ遅延（ＴＨ
Ｏ）と称される。ＴＰＧが不能状態とされたときには、
そのカウンタ（図示せず）はリセット状態に保持され、
ＤＡＴＡＯＵＴは不能状態とされる。図２１と図２２は
、ＡＳＩＣの全体動作及びシーケンシャルとランダムア
クセスプロトコルを実行し、ＩＢＳとＭＴの検出を可能
とする種々信号を示すタイミング図である。ＭＴ信号の
タイミングは、コントローラからの第１番目の有効デジ
ットの検出によりトリガされる。ＡＳＩＣは、次に起動
され、８個の４Ｔデジットまたは１６個の４Ｔデジット
のいずれかの後にＭＴを検出する。ＭＴの検出は、他の
タイマセットをトリガし、ＭＴの検出の後、８個の４Ｔ
デジットでＩＢＳを検出するべく起動される。

【００３２】中央コントローラとリモートデバイス間の
各伝送は、ここで、ＩＢＳと称される非能動状態の最小
期間の後に行われなければならない。この非能動期間は
、Ｓ１，Ｓ２及びＳ３でサンプルされたとき、有効デジ
ットとして現れない、すべての伝送ライン状態として定
義できる。伝送ラインは、有効デジットが現れない限り
は、一部またはすべてのＩＢＳに対して能動状態であっ
ても良い。図１０と図１１におけるタイミング図は、無
効として拒絶される伝送ライン能動性の例を与える。 ＩＢＳは、各伝送の境界を固定することにより、ノード
のネットワークを同期化する。コントローラからの伝送
デジットのデコード、計数及び格納は、非能動のＭＴ期
間が生ずるまで持続する。

【００３３】

【発明の効果】以上説明したように、本発明では、コン
トロールユニットと複数のリモートノードの一つとの間
のデータ伝送を、該データデジットの前後に予め定めた
非能動期間をおいて行っているので、伝送モードや伝送
方向を簡単に知ることができるだけでなく、信号伝送ス
ループットを増大せしめ、ランダムアクセスプロトコル
及びシーケンシャルアクセスプロトコルを、通常の複合
フラグビットを使用することなく、所定フレーム内で混
合できる。また、従来の多重銅ハーネスワイヤは、コン
トロール信号を一定に繰り返すことによって情報及びコ
ントロール信号を分配する単一ツイスト対で置き換える
ことができ、最小のアドレスオーバーヘッド量で雑音環
境下でも動作可能とする。

【図面の簡単な説明】

【図１】本発明によるデータ伝送システムの相互接続の
一つの例を示すブロック図である。

【図２】本発明の実施例における４Ｔデジットのビット
シーケンスを示す図である。

【図３】本発明による多重システムの相互接続の他の例
を示すブロック図である。

【図４】本発明の実施例における“シーケンシャル”モ
ード伝送についてのビットシーケンスを示す図である。

【図５】本発明の実施例における伝送の“直接アクセス
”または“ランダムアクセス”モードについてのビット
シーケンスを示す図である。

【図６】図４と図５に示すＡＳＩＣ例についてのブロッ
ク図である。

【図７】図６における入力パルス精査回路の一例を示す
図である。

【図８】図６における入力パルス精査回路の他の例を示
す図である。

【図９】図６における入力パルス精査回路についての入
力と出力状態を示すタイミング図である。

【図１０】図６における入力パルス精査回路についての
他の入力と出力状態を示すタイミング図である。

【図１１】図６における入力パルス精査回路についての
他の入力と出力状態を示すタイミング図である。

【図１２】図６における受信デジット／アドレス　　ス
トレージデバイスの一例を示す図である。

【図１３】図６における事象タイマと非能動データライ
ンタイマの例を示す図である。

【図１４】図６における事象タイマの他の例を示す図で
ある。

【図１５】図１４に示す事象タイマについて種々の入力
と出力状態を示すタイミング図である。

【図１６】図６における非能動データラインタイマの一
例を示す図である。

【図１７】本発明の実施例におけるメッセージターミネ
ーター（ＭＴ）信号の検出を示している非能動データラ
インタイマの他の例を示すタイミング図である。

【図１８】本発明の実施例におけるＭＴ信号の検出を示
すタイミング図である。

【図１９】図６におけるデジットカウンターの一例を示
す図である。

【図２０】図６における出力パルス発生器を示す図であ
る。

【図２１】図６に示されるＡＳＩＣからの応答シーケン
シャルアクセスモードを示すタイミング図である。

【図２２】図６に示されるＡＳＩＣからの応答ランダム
アクセスモードを示すタイミング図である。

【符号の説明】

１０　　　　　　　　多重コントロールシステム２０　
　　　　　　　ホスト中央コントロール２６　　　　　
　　　伝送ライン ３０ー１〜３０ーｘ、４０ー１〜４０ーｘ、５０ー１〜
５０ーｘ　　　リモートノード １５０　　　　　　パルス精査回路 ３００　　　　　　事象タイマ

Claims (1)

【特許請求の範囲】
1. 双方向性伝送ラインを介してコントロールユニットと複
   数のリモート局との間でデータデジットを伝送するデー
   タ伝送システムであって、前記コントロールユニットか
   ら前記リモート局の１つにデータデジットを送出するデ
   ータデジット伝送前の第１の非能動状態期間を検出する
   手段と、前記リモート局の１つから前記コントロールユ
   ニットへのデータデジットの伝送後の前記伝送ラインの
   前記第１の非能動状態期間とは異なる第２の非能動状態
   期間を検出する手段と、を具えて成ることを特徴とする
   データ伝送システム。