JPH04232517A - シフトクロック生成回路 - Google Patents
シフトクロック生成回路Info
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- JPH04232517A JPH04232517A JP2416437A JP41643790A JPH04232517A JP H04232517 A JPH04232517 A JP H04232517A JP 2416437 A JP2416437 A JP 2416437A JP 41643790 A JP41643790 A JP 41643790A JP H04232517 A JPH04232517 A JP H04232517A
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- Japan
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- output
- shift clock
- circuit
- inverter
- flop
- Prior art date
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- Granted
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- 230000005540 biological transmission Effects 0.000 claims description 9
- 239000000725 suspension Substances 0.000 claims description 8
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 2
- 230000000630 rising effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000006266 hibernation Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- Dram (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、通信を休止する際にク
ロックを停止するシフトクロック生成回路に関する。
ロックを停止するシフトクロック生成回路に関する。
【０００２】
【従来の技術】従来のこの種のシフトクロック生成回路
について図面を参照して説明する。図５に示すように、
内部の動作状況に応じて休止要求を発行する休止要求発
生回路５０１ と、この信号と内部シフトクロック５０
３ との同期をとるためのＤタイプフリップフロップ５
０２ （ 以下Ｄ−Ｆ／Ｆという。）と、そのＤ−Ｆ／
Ｆ５０２ の出力と内部シフトクロックに従って伝送線
路をプルダウンするＮチャネルトランジスタ（以下、ｎ
−ｃｈトランジスタという。）５０４と、外部端子５０
５ の状態で所定の時間以上同一論理レベルを維持しな
い信号をキャンセルするノイズ除去回路５０８と、その
出力信号をクロックと判断しカウントするクロックカウ
ンタ５０９とを有する。
について図面を参照して説明する。図５に示すように、
内部の動作状況に応じて休止要求を発行する休止要求発
生回路５０１ と、この信号と内部シフトクロック５０
３ との同期をとるためのＤタイプフリップフロップ５
０２ （ 以下Ｄ−Ｆ／Ｆという。）と、そのＤ−Ｆ／
Ｆ５０２ の出力と内部シフトクロックに従って伝送線
路をプルダウンするＮチャネルトランジスタ（以下、ｎ
−ｃｈトランジスタという。）５０４と、外部端子５０
５ の状態で所定の時間以上同一論理レベルを維持しな
い信号をキャンセルするノイズ除去回路５０８と、その
出力信号をクロックと判断しカウントするクロックカウ
ンタ５０９とを有する。
【０００３】次に、動作について図５および図６を用い
て説明する。まず、内部から休止要求が発行される場合
は、Ｄ−Ｆ／Ｆ５０２ で内部シフトクロック５０３
の立ち下がりエッジに同期するために内部シフトクロッ
クが「Ｌ」になると同時に休止状態になり、伝送線路を
プルダウンする。また、休止要求が解除されたときも内
部シフトクロック５０３ の立ち下がりに同期するため
に「Ｈ」レベルの幅は所定の幅が出力され、次のクロッ
クの立ち上がりから動作する。次に外部電子装置５０６
を強制的に休止するためにｎ−ｃｈトランジスタ５０
７ をオンさせて伝送線路をプルダウンする場合に、伝
送線路が「Ｌ」のときのみ行うように規定すれば、休止
直前のクロックの「Ｈ」レベルの幅を保証できる。一方
、休止解除時は、ｎ−ｃｈトランジスタ５０４ がオフ
している期間中に休止解除をした場合に、その直後の「
Ｈ」レベルの幅は保証できない。
て説明する。まず、内部から休止要求が発行される場合
は、Ｄ−Ｆ／Ｆ５０２ で内部シフトクロック５０３
の立ち下がりエッジに同期するために内部シフトクロッ
クが「Ｌ」になると同時に休止状態になり、伝送線路を
プルダウンする。また、休止要求が解除されたときも内
部シフトクロック５０３ の立ち下がりに同期するため
に「Ｈ」レベルの幅は所定の幅が出力され、次のクロッ
クの立ち上がりから動作する。次に外部電子装置５０６
を強制的に休止するためにｎ−ｃｈトランジスタ５０
７ をオンさせて伝送線路をプルダウンする場合に、伝
送線路が「Ｌ」のときのみ行うように規定すれば、休止
直前のクロックの「Ｈ」レベルの幅を保証できる。一方
、休止解除時は、ｎ−ｃｈトランジスタ５０４ がオフ
している期間中に休止解除をした場合に、その直後の「
Ｈ」レベルの幅は保証できない。
【０００４】
【発明が解決しようとする課題】このような従来例では
、他電子装置がデータ転送を休止するために伝送線路を
強制的に「Ｌ」レベルに固定した後に、データ転送を再
開するため出力をハイ・インピーダンスにした際に、シ
フトクロック生成回路側がハイ・インピーダンスとなっ
ていると、ただちに「Ｈ」レベルが出力されるがその「
Ｈ」レベルの幅を制御することができない。また、伝送
線路からの入力にはノイズ除去回路があるので、一定時
間以上「Ｈ」または「Ｌ」レベルが連続しない場合にノ
イズとしてクロックをキャンセルする可能性があり、こ
の時間は電子装置個々に異なるので誤カウントを起こす
可能性がある。
、他電子装置がデータ転送を休止するために伝送線路を
強制的に「Ｌ」レベルに固定した後に、データ転送を再
開するため出力をハイ・インピーダンスにした際に、シ
フトクロック生成回路側がハイ・インピーダンスとなっ
ていると、ただちに「Ｈ」レベルが出力されるがその「
Ｈ」レベルの幅を制御することができない。また、伝送
線路からの入力にはノイズ除去回路があるので、一定時
間以上「Ｈ」または「Ｌ」レベルが連続しない場合にノ
イズとしてクロックをキャンセルする可能性があり、こ
の時間は電子装置個々に異なるので誤カウントを起こす
可能性がある。
【０００５】本発明は、このような欠点を除去するもの
で、シフトクロックのハイレベル幅を保つことができる
シフトクロック生成回路を提供することを目的とする。
で、シフトクロックのハイレベル幅を保つことができる
シフトクロック生成回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、内部の動作状
況に応じて休止要求信号を発行する休止要求発生回路と
、内部シフトクロック信号に同期させた休止要求信号を
生成するフリップフロップと、伝送線路と共通電位との
間に挿入され、内部シフトクロック信号でゲート制御さ
れるトランジスタと、上記フリップフロップで生成され
た休止要求信号でこのゲート制御を凍結する制御回路と
、この伝送線路を経由して到来する外部シフトクロック
が所定時間以上にわたり同一論理レベルを維持しないと
きにこの外部シフトクロックをキャンセルするノイズ除
去回路と、このノイズ除去回路の出力するクロック信号
を計数するクロックカウンタとを備えたシフトクロック
生成回路において、上記制御回路は、上記ノイズ除去回
路の出力するクロック信号を加工して制御信号を生成し
、この制御信号に基づき内部シフトクロックによる上記
トランジスタのゲート制御を一時凍結する構成であるこ
とを特徴とする。
況に応じて休止要求信号を発行する休止要求発生回路と
、内部シフトクロック信号に同期させた休止要求信号を
生成するフリップフロップと、伝送線路と共通電位との
間に挿入され、内部シフトクロック信号でゲート制御さ
れるトランジスタと、上記フリップフロップで生成され
た休止要求信号でこのゲート制御を凍結する制御回路と
、この伝送線路を経由して到来する外部シフトクロック
が所定時間以上にわたり同一論理レベルを維持しないと
きにこの外部シフトクロックをキャンセルするノイズ除
去回路と、このノイズ除去回路の出力するクロック信号
を計数するクロックカウンタとを備えたシフトクロック
生成回路において、上記制御回路は、上記ノイズ除去回
路の出力するクロック信号を加工して制御信号を生成し
、この制御信号に基づき内部シフトクロックによる上記
トランジスタのゲート制御を一時凍結する構成であるこ
とを特徴とする。
【０００７】ここで、上記制御回路は、上記ノイズ除去
回路の出力を反転する第一インバータと、このインバー
タの出力および内部シフトクロック信号を入力する論理
積素子と、内部シフトクロック信号を反転する第二イン
バータとを備え、さらに、第一ナンド素子と第二ナンド
素子とを備え、この２つのナンド素子の出力のそれぞれ
は相手のナンド素子の入力に与えられ、この第一ナンド
素子は上記論理積素子の出力を入力し、この第二ナンド
素子は上記第二インバータの出力が与えられ、このこの
第二ナンド素子の出力、上記フリップフロップの出力お
よび上記第二インバータの出力とを入力して上記トラン
ジスタをゲート制御するノア素子を備えても良い。
回路の出力を反転する第一インバータと、このインバー
タの出力および内部シフトクロック信号を入力する論理
積素子と、内部シフトクロック信号を反転する第二イン
バータとを備え、さらに、第一ナンド素子と第二ナンド
素子とを備え、この２つのナンド素子の出力のそれぞれ
は相手のナンド素子の入力に与えられ、この第一ナンド
素子は上記論理積素子の出力を入力し、この第二ナンド
素子は上記第二インバータの出力が与えられ、このこの
第二ナンド素子の出力、上記フリップフロップの出力お
よび上記第二インバータの出力とを入力して上記トラン
ジスタをゲート制御するノア素子を備えても良い。
【０００８】また、上記制御回路は、上記ノイズ除去回
路の出力を反転する第一インバータと、この第一インバ
ータの出力および上記フリップフロップの出力を入力す
る論理和素子と、この論理和素子の出力を入力するナン
ド素子と、ベースクロックを計数しこのナンド素子の出
力でリセットされるバイナリカウンタと、このバイナリ
カウンタの出力がＣ入力に与えられ、自回路の反転出力
がＤ入力に与えられ、正出力が上記フリップフロップの
Ｃ入力および上記ナンド素子の入力に与えられる新たな
フリップフロップと、この新たなフリップフロップの反
転出力および上記フリップフロップの出力が与えられる
ノア素子と、このノア素子の出力を反転し上記トランジ
スタをゲート制御する第二インバータとを備えても良い
。
路の出力を反転する第一インバータと、この第一インバ
ータの出力および上記フリップフロップの出力を入力す
る論理和素子と、この論理和素子の出力を入力するナン
ド素子と、ベースクロックを計数しこのナンド素子の出
力でリセットされるバイナリカウンタと、このバイナリ
カウンタの出力がＣ入力に与えられ、自回路の反転出力
がＤ入力に与えられ、正出力が上記フリップフロップの
Ｃ入力および上記ナンド素子の入力に与えられる新たな
フリップフロップと、この新たなフリップフロップの反
転出力および上記フリップフロップの出力が与えられる
ノア素子と、このノア素子の出力を反転し上記トランジ
スタをゲート制御する第二インバータとを備えても良い
。
【０００９】
【作用】自回路を含む電子装置および他の電子装置の動
作状況に応じて非同期に休止要求信号が発行される。こ
の休止要求信号が発行されている期間はクロックは出力
されないが、トランジスタがオフ状態のときに休止解除
される。これにより非同期に発行された休止要求信号に
対して所定以上のクロックレベルを確保する。
作状況に応じて非同期に休止要求信号が発行される。こ
の休止要求信号が発行されている期間はクロックは出力
されないが、トランジスタがオフ状態のときに休止解除
される。これにより非同期に発行された休止要求信号に
対して所定以上のクロックレベルを確保する。
【００１０】内部からの信号出力の論理レベルと外部端
子の状態とを比較し、双方が異なる場合にただちに休止
状態に入り、次に内部クロックが「Ｈ」レベルになるま
で休止状態を継続し、双方が一致したときに「Ｈ」レベ
ルを出力する。これにより、「Ｈ」レベルの幅を保証す
ることができる。
子の状態とを比較し、双方が異なる場合にただちに休止
状態に入り、次に内部クロックが「Ｈ」レベルになるま
で休止状態を継続し、双方が一致したときに「Ｈ」レベ
ルを出力する。これにより、「Ｈ」レベルの幅を保証す
ることができる。
【００１１】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。この実施例は、図１（図３）に示すよう
に、内部の動作状況に応じて休止要求信号を発行する休
止要求発生回路１０１（３０１）と、内部シフトクロッ
ク信号に同期させた休止要求信号を生成するＤ−Ｆ／Ｆ
１０２（３０２）と、伝送線路と共通電位との間に挿入
され、内部シフトクロック信号でゲート制御されるｎ−
ｃｈトランジスタ１０４（３０４）と、Ｄ−Ｆ／Ｆ１０
２（３０２）で生成された休止要求信号でこのゲート制
御を凍結するノア回路を含む制御回路と、この伝送線路
を経由して到来する外部シフトクロックが所定時間以上
にわたり同一論理レベルを維持しないときにこの外部シ
フトクロックをキャンセルするノイズ除去回路１０８（
３０７）と、このノイズ除去回路１０８（３０７）の出
力するクロック信号を計数するクロックカウンタ１１０
（３０８）とを備え、さらに、本発明の特徴とする手段
として、ノイズ除去回路１０８（３０７）の出力するク
ロック信号を加工して制御信号を生成し、この制御信号
に基づき内部シフトクロックによる上記トランジスタの
ゲート制御を一時凍結する新たな制御回路である内部シ
フトクロックとのアンド回路およびフリップフロップ１
０９ を含む回路（オアナンド回路３０６ 、ベースク
ロックを計数するバイナリカウンタ３０５ およびＤ−
Ｆ／Ｆ３０３）を備える。
して説明する。この実施例は、図１（図３）に示すよう
に、内部の動作状況に応じて休止要求信号を発行する休
止要求発生回路１０１（３０１）と、内部シフトクロッ
ク信号に同期させた休止要求信号を生成するＤ−Ｆ／Ｆ
１０２（３０２）と、伝送線路と共通電位との間に挿入
され、内部シフトクロック信号でゲート制御されるｎ−
ｃｈトランジスタ１０４（３０４）と、Ｄ−Ｆ／Ｆ１０
２（３０２）で生成された休止要求信号でこのゲート制
御を凍結するノア回路を含む制御回路と、この伝送線路
を経由して到来する外部シフトクロックが所定時間以上
にわたり同一論理レベルを維持しないときにこの外部シ
フトクロックをキャンセルするノイズ除去回路１０８（
３０７）と、このノイズ除去回路１０８（３０７）の出
力するクロック信号を計数するクロックカウンタ１１０
（３０８）とを備え、さらに、本発明の特徴とする手段
として、ノイズ除去回路１０８（３０７）の出力するク
ロック信号を加工して制御信号を生成し、この制御信号
に基づき内部シフトクロックによる上記トランジスタの
ゲート制御を一時凍結する新たな制御回路である内部シ
フトクロックとのアンド回路およびフリップフロップ１
０９ を含む回路（オアナンド回路３０６ 、ベースク
ロックを計数するバイナリカウンタ３０５ およびＤ−
Ｆ／Ｆ３０３）を備える。
【００１２】図１は本発明の第一実施例の回路図であり
、図２は各部の動作を示すタイミングチャートである。 まず、休止要求信号発生回路１０１ から休止要求信号
が出力されると（Ｔ１１）、Ｄ−Ｆ／Ｆ２ １０２によ
り内部シフトクロック１０３ に同期させ、ｎ−ｃｈト
ランジスタ１０４ をプルダウンする。また休止を解除
する際にも内部シフトクロック１０３ の立ち下がりに
同期して解除されるので（Ｔ１４）、次の内部シフトク
ロック１０３ の立ち上がりから外部端子１０５ に「
Ｈ」レベルが出力され、その「Ｈ」レベルの幅が保証さ
れる。次に外部電子装置１０６ からの休止要求の場合
には、外部電子装置１０６ が外部端子１０５ の状態
を検出し、ｎ−ｃｈトランジスタ １０４をオンさせて
外部端子１０５ をプルダウンする（Ｔ１６）。外部端
子１０５ の状態はノイズ除去回路１０８ を介してフ
リップフロップ１０９ 入力され、内部シフトクロック
が「Ｈ」レベルにもかかわらず外部端子１０５が「Ｌ」
レベルのときは（Ｔ１７）、フリップフロップ１０９
をリセットし、ｎ−ｃｈトランジスタ１０４ をプルダ
ウンする（Ｔ１８）。フリップフロップ１０９ は内部
シフトクロック１０３ の立ち下がりエッジに同期して
セットされる。したがって、内部シフトクロック１０３
の立ち上がりエッジに同期して外部端子１０５ が「
Ｌ」から「Ｈ」になったときのみにクロックを出力する
ので、シフトクロックの「Ｈ」レベルの幅が保証され、
クロックカウンタ１１０ の誤動作が無い。また、外部
チップ１０６ も一定幅の「Ｈ」レベルを検出するれば
よいので、クロックを誤カウントすることはない。
、図２は各部の動作を示すタイミングチャートである。 まず、休止要求信号発生回路１０１ から休止要求信号
が出力されると（Ｔ１１）、Ｄ−Ｆ／Ｆ２ １０２によ
り内部シフトクロック１０３ に同期させ、ｎ−ｃｈト
ランジスタ１０４ をプルダウンする。また休止を解除
する際にも内部シフトクロック１０３ の立ち下がりに
同期して解除されるので（Ｔ１４）、次の内部シフトク
ロック１０３ の立ち上がりから外部端子１０５ に「
Ｈ」レベルが出力され、その「Ｈ」レベルの幅が保証さ
れる。次に外部電子装置１０６ からの休止要求の場合
には、外部電子装置１０６ が外部端子１０５ の状態
を検出し、ｎ−ｃｈトランジスタ １０４をオンさせて
外部端子１０５ をプルダウンする（Ｔ１６）。外部端
子１０５ の状態はノイズ除去回路１０８ を介してフ
リップフロップ１０９ 入力され、内部シフトクロック
が「Ｈ」レベルにもかかわらず外部端子１０５が「Ｌ」
レベルのときは（Ｔ１７）、フリップフロップ１０９
をリセットし、ｎ−ｃｈトランジスタ１０４ をプルダ
ウンする（Ｔ１８）。フリップフロップ１０９ は内部
シフトクロック１０３ の立ち下がりエッジに同期して
セットされる。したがって、内部シフトクロック１０３
の立ち上がりエッジに同期して外部端子１０５ が「
Ｌ」から「Ｈ」になったときのみにクロックを出力する
ので、シフトクロックの「Ｈ」レベルの幅が保証され、
クロックカウンタ１１０ の誤動作が無い。また、外部
チップ１０６ も一定幅の「Ｈ」レベルを検出するれば
よいので、クロックを誤カウントすることはない。
【００１３】図３は本発明の第二実施例の回路図であり
、図４は各部の動作を示すタイミングチャートである。 まず、休止要求発生回路３０１ から休止要求が発行さ
れた場合に（Ｔ２１）、Ｄ−Ｆ／Ｆ ３０３のＱ出力の
立ち下がりエッジに同期（Ｔ２２） してＤ−Ｆ／Ｆ
３０２ の出力が変化し、ｎ−ｃｈトランジスタ ３
０４をオンさせて外部端子３０７ をプルダウンする。 その後にバイナリカウンタ３０５ がオーバフローし、
Ｄ−Ｆ／Ｆ ３０３の内容が変化しても（Ｔ２３） 、
休止要求信号が継続されているときは、オアナンド回路
３０６ が「Ｌ」レベルになり、バイナリカウンタ３０
５ をリセットする。この後に休止要求がキャンセルさ
れると（Ｔ２４）、ただちにｎ−ｃｈトランジスタ３０
４ がオフし、外部端子３０７ が「Ｈ」レベルになる
。このときにバイナリカウンタ３０５ もリセット解除
されてカウントを開始し、オーバフローが出るまでｎ−
ｃｈトランジスタ３０４ はオフし続け、外部端子３０
７ は「Ｈ」レベルが継続される（Ｔ２５）。このとき
の「Ｈ」レベルの期間は最少でも通常の動作期間よりベ
ースクロック３０９の１クロック分短いだけの期間が保
証される。次に、外部電子装置３１０ がｎ−ｃｈトラ
ンジスタ３１１ をオンして休止要求を発行すると（Ｔ
２６）、Ｄ−Ｆ／Ｆ３０３ のＱ出力が「Ｈ」レベルに
なったときに（Ｔ２７）ノイズ除去回路３０７ の出力
を検出し、その出力が「Ｌ」レベルならばバイナリカウ
ンタ３０５ をリセットする。次にｎ−ｃｈトランジス
タ３１１ がオフして外部端子３０７ が「Ｈ」レベル
となる（Ｔ２８）と、バイナリカウンタ３０５ に入力
されているリセット信号が「Ｌ」から「Ｈ」レベルの期
間よりも最大ベースクロック３０９ の１クロック分短
い「Ｈ」レベルの期間（Ｔ２９）が保証される。
、図４は各部の動作を示すタイミングチャートである。 まず、休止要求発生回路３０１ から休止要求が発行さ
れた場合に（Ｔ２１）、Ｄ−Ｆ／Ｆ ３０３のＱ出力の
立ち下がりエッジに同期（Ｔ２２） してＤ−Ｆ／Ｆ
３０２ の出力が変化し、ｎ−ｃｈトランジスタ ３
０４をオンさせて外部端子３０７ をプルダウンする。 その後にバイナリカウンタ３０５ がオーバフローし、
Ｄ−Ｆ／Ｆ ３０３の内容が変化しても（Ｔ２３） 、
休止要求信号が継続されているときは、オアナンド回路
３０６ が「Ｌ」レベルになり、バイナリカウンタ３０
５ をリセットする。この後に休止要求がキャンセルさ
れると（Ｔ２４）、ただちにｎ−ｃｈトランジスタ３０
４ がオフし、外部端子３０７ が「Ｈ」レベルになる
。このときにバイナリカウンタ３０５ もリセット解除
されてカウントを開始し、オーバフローが出るまでｎ−
ｃｈトランジスタ３０４ はオフし続け、外部端子３０
７ は「Ｈ」レベルが継続される（Ｔ２５）。このとき
の「Ｈ」レベルの期間は最少でも通常の動作期間よりベ
ースクロック３０９の１クロック分短いだけの期間が保
証される。次に、外部電子装置３１０ がｎ−ｃｈトラ
ンジスタ３１１ をオンして休止要求を発行すると（Ｔ
２６）、Ｄ−Ｆ／Ｆ３０３ のＱ出力が「Ｈ」レベルに
なったときに（Ｔ２７）ノイズ除去回路３０７ の出力
を検出し、その出力が「Ｌ」レベルならばバイナリカウ
ンタ３０５ をリセットする。次にｎ−ｃｈトランジス
タ３１１ がオフして外部端子３０７ が「Ｈ」レベル
となる（Ｔ２８）と、バイナリカウンタ３０５ に入力
されているリセット信号が「Ｌ」から「Ｈ」レベルの期
間よりも最大ベースクロック３０９ の１クロック分短
い「Ｈ」レベルの期間（Ｔ２９）が保証される。
【００１４】
【発明の効果】本発明は、以上説明したように、内部シ
フトクロックの立ち上がりエッジに同期して外部端子を
モニタし、外部端子が立ち上がって無い場合に内部シフ
トクロックの一周期間休止状態に入り、内部クロックの
立ち上がりと外部端子が同時に立ち上がったときにシフ
トクロックを出力するので、「Ｈ」レベルの幅を一定に
する効果がある。また所定期間が出力された後は休止要
求信号の解除と同時にシフトクロックが「Ｈ」になるの
で、休止時間を短くすることができる効果がある。
フトクロックの立ち上がりエッジに同期して外部端子を
モニタし、外部端子が立ち上がって無い場合に内部シフ
トクロックの一周期間休止状態に入り、内部クロックの
立ち上がりと外部端子が同時に立ち上がったときにシフ
トクロックを出力するので、「Ｈ」レベルの幅を一定に
する効果がある。また所定期間が出力された後は休止要
求信号の解除と同時にシフトクロックが「Ｈ」になるの
で、休止時間を短くすることができる効果がある。
【図１】 本発明の第一実施例の回路図。
【図２】 図１の各部の動作を示したタイミングチャ
ート。
ート。
【図３】 本発明の第二実施例の回路図。
【図４】 図３の各部の動作を示したタイミングチャ
ート。
ート。
【図５】 従来例の回路図。
【図６】 図５の各部の動作を示すタイミングチャー
ト。
ト。
１０１ 、３０１ 、５０１ 休止要求発生回
路１０２ 、３０２ 、３０３ 、５０２ Ｄタイ
プフリップフロップ１０３ 、５０３ 内部シ
フトクロック１０４ 、１０７ 、３０４ 、３１１
、５０４ 、５０７ Ｎチャネルトランジスタ １０５ 、３０７ 、５０５ 外部端子１０６
、３１０ 、５０６ 外部電子装置１０８
、３０７ 、５０８ ノイズ除去回路１０９
フリップフロップ １１０ 、３０８ 、５０９ クロックカウン
タ３０５ バイナリカウンタ ３０６ オアナンド回路 ３０９ ベースクロック
路１０２ 、３０２ 、３０３ 、５０２ Ｄタイ
プフリップフロップ１０３ 、５０３ 内部シ
フトクロック１０４ 、１０７ 、３０４ 、３１１
、５０４ 、５０７ Ｎチャネルトランジスタ １０５ 、３０７ 、５０５ 外部端子１０６
、３１０ 、５０６ 外部電子装置１０８
、３０７ 、５０８ ノイズ除去回路１０９
フリップフロップ １１０ 、３０８ 、５０９ クロックカウン
タ３０５ バイナリカウンタ ３０６ オアナンド回路 ３０９ ベースクロック
Claims (3)
- 【請求項１】 内部の動作状況に応じて休止要求信号
を発行する休止要求発生回路と、内部シフトクロック信
号に同期させた休止要求信号を生成するフリップフロッ
プと、伝送線路と共通電位との間に挿入され、内部シフ
トクロック信号でゲート制御されるトランジスタと、上
記フリップフロップで生成された休止要求信号でこのゲ
ート制御を凍結する制御回路と、この伝送線路を経由し
て到来する外部シフトクロックが所定時間以上にわたり
同一論理レベルを維持しないときにこの外部シフトクロ
ックをキャンセルするノイズ除去回路と、このノイズ除
去回路の出力するクロック信号を計数するクロックカウ
ンタとを備えたシフトクロック生成回路において、上記
制御回路は、上記ノイズ除去回路の出力するクロック信
号を加工して制御信号を生成し、この制御信号に基づき
内部シフトクロックによる上記トランジスタのゲート制
御を一時凍結する構成であることを特徴とするシフトク
ロック生成回路。 - 【請求項２】 上記制御回路は、上記ノイズ除去回路
の出力を反転する第一インバータと、このインバータの
出力および内部シフトクロック信号を入力する論理積素
子と、内部シフトクロック信号を反転する第二インバー
タとを備え、さらに、第一ナンド素子と第二ナンド素子
とを備え、この２つのナンド素子の出力のそれぞれは相
手のナンド素子の入力に与えられ、この第一ナンド素子
は上記論理積素子の出力を入力し、この第二ナンド素子
は上記第二インバータの出力が与えられ、このこの第二
ナンド素子の出力、上記フリップフロップの出力および
上記第二インバータの出力とを入力して上記トランジス
タをゲート制御するノア素子を備えた請求項１記載のシ
フトクロック生成回路。 - 【請求項３】 上記制御回路は、上記ノイズ除去回路
の出力を反転する第一インバータと、この第一インバー
タの出力および上記フリップフロップの出力を入力する
論理和素子と、この論理和素子の出力を入力するナンド
素子と、ベースクロックを計数しこのナンド素子の出力
でリセットされるバイナリカウンタと、このバイナリカ
ウンタの出力がＣ入力に与えられ、自回路の反転出力が
Ｄ入力に与えられ、正出力が上記フリップフロップのＣ
入力および上記ナンド素子の入力に与えられる新たなフ
リップフロップと、この新たなフリップフロップの反転
出力および上記フリップフロップの出力が与えられるノ
ア素子と、このノア素子の出力を反転し上記トランジス
タをゲート制御する第二インバータとを備えた請求項１
記載のシフトクロック生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2416437A JP2701544B2 (ja) | 1990-12-27 | 1990-12-27 | シフトクロック生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2416437A JP2701544B2 (ja) | 1990-12-27 | 1990-12-27 | シフトクロック生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04232517A true JPH04232517A (ja) | 1992-08-20 |
| JP2701544B2 JP2701544B2 (ja) | 1998-01-21 |
Family
ID=18524660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2416437A Expired - Lifetime JP2701544B2 (ja) | 1990-12-27 | 1990-12-27 | シフトクロック生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2701544B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6205192B1 (en) | 1997-09-03 | 2001-03-20 | Nec Corporation | Clock input control circuit |
-
1990
- 1990-12-27 JP JP2416437A patent/JP2701544B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6205192B1 (en) | 1997-09-03 | 2001-03-20 | Nec Corporation | Clock input control circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2701544B2 (ja) | 1998-01-21 |
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