JPH04227568A - 座標回転ディジタル計算機プロセッサ - Google Patents
座標回転ディジタル計算機プロセッサInfo
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- JPH04227568A JPH04227568A JP3115441A JP11544191A JPH04227568A JP H04227568 A JPH04227568 A JP H04227568A JP 3115441 A JP3115441 A JP 3115441A JP 11544191 A JP11544191 A JP 11544191A JP H04227568 A JPH04227568 A JP H04227568A
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- 239000013598 vector Substances 0.000 claims abstract description 118
- 238000001514 detection method Methods 0.000 claims abstract description 6
- 230000005540 biological transmission Effects 0.000 claims description 31
- 238000012937 correction Methods 0.000 claims description 6
- 238000012545 processing Methods 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 239000006227 byproduct Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 11
- 101150066284 DET2 gene Proteins 0.000 description 1
- 241000030538 Thecla Species 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はキャリ‐セイブ‐アーキ
テクチュアでのベクトル回転に対する座標回転ディジタ
ル計算機プロセッサ（Ｃｏｏｄｉｎａｔｅ Ｒｏｔａ
ｔｉｏｎ Ｄｉｇｉｔａｌ Ｃｏｍｐｕｔｅｒ‐Ｐ
ｒｏｚｅｓｓｏｒ）、略してＣＯＲＤＩＣプロセッサに
関する。
テクチュアでのベクトル回転に対する座標回転ディジタ
ル計算機プロセッサ（Ｃｏｏｄｉｎａｔｅ Ｒｏｔａ
ｔｉｏｎ Ｄｉｇｉｔａｌ Ｃｏｍｐｕｔｅｒ‐Ｐ
ｒｏｚｅｓｓｏｒ）、略してＣＯＲＤＩＣプロセッサに
関する。
【０００２】
【従来の技術】ＣＯＲＤＩＣプロセッサは雑誌「ｍｅ」
、第３巻（１９８９）、第１号、第２２ないし２７頁の
ハルム（ Ｈｅｌｍｕｔ Ｈａｌｍ ）ほか著「ディジ
タル信号処理に対するＣＯＲＤＩＣプロセッサ」から知
られている。ここではパイプライン原理および固定配線
されたシフト演算がデータレート上昇のための可能性と
してあげられている。
、第３巻（１９８９）、第１号、第２２ないし２７頁の
ハルム（ Ｈｅｌｍｕｔ Ｈａｌｍ ）ほか著「ディジ
タル信号処理に対するＣＯＲＤＩＣプロセッサ」から知
られている。ここではパイプライン原理および固定配線
されたシフト演算がデータレート上昇のための可能性と
してあげられている。
【０００３】
【発明が解決しようとする課題】本発明の課題は、簡単
な要素セルから構成されており、精度および語幅に関し
て容易に変更可能であり、またとりわけわずかなチップ
面積と高いデータレートとを可能にするＣＯＲＤＩＣプ
ロセッサを提供することにある。
な要素セルから構成されており、精度および語幅に関し
て容易に変更可能であり、またとりわけわずかなチップ
面積と高いデータレートとを可能にするＣＯＲＤＩＣプ
ロセッサを提供することにある。
【０００４】
【課題を解決するための手段】この課題は、請求項１の
特徴を有する、キャリ‐セイブ‐アーキテクチュアでの
ベクトル回転に対するＣＯＲＤＩＣプロセッサにより解
決される。
特徴を有する、キャリ‐セイブ‐アーキテクチュアでの
ベクトル回転に対するＣＯＲＤＩＣプロセッサにより解
決される。
【０００５】本発明の有利な実施態様は請求項２以下に
あげられている。
あげられている。
【０００６】
【発明の効果】本発明により得られる利点は特に、本発
明により構成されたＣＯＲＤＩＣプロセッサが公知のＣ
ＯＲＤＩＣプロセッサにくらべてキャリ‐セイブ‐アー
キテクチュアに基づいて著しく良好なデータレート対チ
ップ面積比を生じ、またデータレートが全語幅に無関係
であることにある。
明により構成されたＣＯＲＤＩＣプロセッサが公知のＣ
ＯＲＤＩＣプロセッサにくらべてキャリ‐セイブ‐アー
キテクチュアに基づいて著しく良好なデータレート対チ
ップ面積比を生じ、またデータレートが全語幅に無関係
であることにある。
【０００７】
【実施例】以下、図面に示した実施例により本発明を一
層詳細に説明する。
層詳細に説明する。
【０００８】本発明によるＣＯＲＤＩＣプロセッサの機
能の仕方を一層詳細に説明するために、以下に簡潔にＣ
ＯＲＤＩＣアルゴリズムおよびキャリ‐セイブの符号推
定に関する特殊性を説明する。
能の仕方を一層詳細に説明するために、以下に簡潔にＣ
ＯＲＤＩＣアルゴリズムおよびキャリ‐セイブの符号推
定に関する特殊性を説明する。
【０００９】ＣＯＲＤＩＣアルゴリズムのアイデアは、
角度Ｚ０ だけのベクトルＰ０ （Ｘ０ 、Ｙ０ ）の
回転を１つのステップで行うのではなく、回転角度を固
定的に予め定められた部分角度 ａｌｐｈａｉ の和に
より近似することである。部分角度の定義ａｌｐｈａｉ
＝ａｔａｎ（２−ｉ）により、ベクトル回転の際に必
要な三角関数演算が、容易に実現できるシフト演算（ｉ
ポジションだけの２進数の右シフトはファクタ２−ｉに
相当する）により置換される。
角度Ｚ０ だけのベクトルＰ０ （Ｘ０ 、Ｙ０ ）の
回転を１つのステップで行うのではなく、回転角度を固
定的に予め定められた部分角度 ａｌｐｈａｉ の和に
より近似することである。部分角度の定義ａｌｐｈａｉ
＝ａｔａｎ（２−ｉ）により、ベクトル回転の際に必
要な三角関数演算が、容易に実現できるシフト演算（ｉ
ポジションだけの２進数の右シフトはファクタ２−ｉに
相当する）により置換される。
【００１０】Ｎ段にわたっての部分角度 ａｌｐｈａｉ
の継続される加算または減算により出力端ＺＮ は零
に向かって反復され、従ってＰ′Ｎ （Ｘ′Ｎ 、Ｙ′
Ｎ ）に対して、Ｚだけ回転されたベクトルＰ０ の座
標が得られる（回転モード）。
の継続される加算または減算により出力端ＺＮ は零
に向かって反復され、従ってＰ′Ｎ （Ｘ′Ｎ 、Ｙ′
Ｎ ）に対して、Ｚだけ回転されたベクトルＰ０ の座
標が得られる（回転モード）。
【００１１】上記の値を二次元のベクトル回転に対する
一般式に入れると、下記の式が得られる。 Ｘ′Ｎ ＝Ｘ０ ＊ｃｏｓ（Ｚ０ ）−Ｙ０ ＊ｓｉｎ
（Ｚ０ ）Ｙ′Ｎ ＝Ｙ０ ＊ｃｏｓ（Ｚ０ ）＋Ｘｏ
＊ｓｉｎ（Ｚ０ ）
一般式に入れると、下記の式が得られる。 Ｘ′Ｎ ＝Ｘ０ ＊ｃｏｓ（Ｚ０ ）−Ｙ０ ＊ｓｉｎ
（Ｚ０ ）Ｙ′Ｎ ＝Ｙ０ ＊ｃｏｓ（Ｚ０ ）＋Ｘｏ
＊ｓｉｎ（Ｚ０ ）
【００１２】これに対する反復式
は Ｘｉ＋１ ＝Ｘｉ −Ｙｉ ＊ｓｉｇｎ（Ｚｉ ）＊２
−ｉＹｉ＋１ ＝Ｙｉ −Ｘｉ ＊ｓｉｇｎ（Ｚｉ ）
＊２−ｉＺｉ＋１ ＝Ｚｉ −ｓｉｇｎ（Ｚｉ ）＊Ｗ
ｉここで Ｗｉ ＝ａｔａｎ（２−ｉ）として得られ
、出力端Ｘ′Ｎ およびＹ′Ｎ に対してはＸ′Ｎ ＝
ＸＮ ＊Ｋ Ｙ′Ｎ ＝ＹＮ ＊Ｋ ここで
は Ｘｉ＋１ ＝Ｘｉ −Ｙｉ ＊ｓｉｇｎ（Ｚｉ ）＊２
−ｉＹｉ＋１ ＝Ｙｉ −Ｘｉ ＊ｓｉｇｎ（Ｚｉ ）
＊２−ｉＺｉ＋１ ＝Ｚｉ −ｓｉｇｎ（Ｚｉ ）＊Ｗ
ｉここで Ｗｉ ＝ａｔａｎ（２−ｉ）として得られ
、出力端Ｘ′Ｎ およびＹ′Ｎ に対してはＸ′Ｎ ＝
ＸＮ ＊Ｋ Ｙ′Ｎ ＝ＹＮ ＊Ｋ ここで
【数１】
が成り立つ。
【００１３】図１にはベクトル回転に対するＣＯＲＤＩ
Ｃアルゴリズムの原理が示されている。ベクトルの回転
は、加算器／減算器回路、シフト演算の実現のための手
段およびＺｉ （ｓｉｇｎ（Ｚｉ ））の符号検出から
成る複数個の同一形式の段により実現されている。反復
段ｉ＝０は回転すべきベクトルの座標Ｘ０ およびＹ０
および第０の角度ステップＷ０ ＝ａｔａｎ（１／２
）に対する入力端を有し、その際に回転角度Ｚ０ から
形成される符号信号ｓｉｇｎ（Ｚ０ ）は円により示さ
れている加算器／減算器回路が一義的に加算器または減
算器になるように作用する。加算器および減算器により
ベクトル座標Ｘ０ 、Ｙ０ の結合が達成され、また零
に反復すべき残留角度が回転角度および第０の角度ステ
ップから形成される。その後のステップｉ＝１ないしＮ
に対してこのことが同じく当てはまり、その際にｉ倍の
シフトが行われ、また角度ステップがより小さくなるこ
とが斜線により示されている。段ｉ＝Ｎの出力端にベク
トル座標ＸＮ およびＹＮ が残留角度ＺＮ とならん
で得られる。
Ｃアルゴリズムの原理が示されている。ベクトルの回転
は、加算器／減算器回路、シフト演算の実現のための手
段およびＺｉ （ｓｉｇｎ（Ｚｉ ））の符号検出から
成る複数個の同一形式の段により実現されている。反復
段ｉ＝０は回転すべきベクトルの座標Ｘ０ およびＹ０
および第０の角度ステップＷ０ ＝ａｔａｎ（１／２
）に対する入力端を有し、その際に回転角度Ｚ０ から
形成される符号信号ｓｉｇｎ（Ｚ０ ）は円により示さ
れている加算器／減算器回路が一義的に加算器または減
算器になるように作用する。加算器および減算器により
ベクトル座標Ｘ０ 、Ｙ０ の結合が達成され、また零
に反復すべき残留角度が回転角度および第０の角度ステ
ップから形成される。その後のステップｉ＝１ないしＮ
に対してこのことが同じく当てはまり、その際にｉ倍の
シフトが行われ、また角度ステップがより小さくなるこ
とが斜線により示されている。段ｉ＝Ｎの出力端にベク
トル座標ＸＮ およびＹＮ が残留角度ＺＮ とならん
で得られる。
【００１４】キャリ‐セイブ‐アーキテクチュアでは２
の補数の加算の中間結果が和語および桁上げ語により表
され、その際に最終結果は和および桁上げ語の加算によ
り初めて生ずる。冗長性の数表現に基づいてこの数の符
号は一義的に決定され得ない。すなわちキャリ‐セイブ
表現での１つの結果の符号は、特定の数の先行の重みｒ
が考察されることによってのみ推定され得る。図２には
、符号推定の際に生ずる不確実範囲Ｕが、結果の符号ｓ
ｉｇｎ（結果）を結果値、語幅ｍおよび最上位ビットｒ
の数に関係して示すダイアグラムで示されている。図２
から、符号推定の際に生ずる不確実範囲Ｕが、多くの先
行する重みが符号判定のために利用されるほど、小さく
なることが明らかになる。しかしながら、キャリ‐セイ
ブ‐アーキテクチュアの全語幅に無関係な高いデータレ
ートの利点を得るため、考察すべき重みの数は可能なか
ぎり小さく保つ必要がある。
の補数の加算の中間結果が和語および桁上げ語により表
され、その際に最終結果は和および桁上げ語の加算によ
り初めて生ずる。冗長性の数表現に基づいてこの数の符
号は一義的に決定され得ない。すなわちキャリ‐セイブ
表現での１つの結果の符号は、特定の数の先行の重みｒ
が考察されることによってのみ推定され得る。図２には
、符号推定の際に生ずる不確実範囲Ｕが、結果の符号ｓ
ｉｇｎ（結果）を結果値、語幅ｍおよび最上位ビットｒ
の数に関係して示すダイアグラムで示されている。図２
から、符号推定の際に生ずる不確実範囲Ｕが、多くの先
行する重みが符号判定のために利用されるほど、小さく
なることが明らかになる。しかしながら、キャリ‐セイ
ブ‐アーキテクチュアの全語幅に無関係な高いデータレ
ートの利点を得るため、考察すべき重みの数は可能なか
ぎり小さく保つ必要がある。
【００１５】図３にはベクトル回転に対する本発明によ
るＣＯＲＤＩＣプロセッサの１つの実施例のブロック図
が示されている。このプロセッサはベクトルバスＶＰ、
角度バスＷＰ、乗算器回路ＭＵＬＫ、加算器回路ＶＭＡ
（ベクトル‐マージング加算器）およびクロック発生器
ＣＧから成っている。角度バスの入力量は出発ベクトル
の成分Ｘ０ 、Ｙ０ であり、また角度バスＷＰの入力
量は回転角度Ｚ０ である。ベクトルバスＶＰは角度反
復段ＩＸＹ０…ＩＸＹ１１ｂから成っており、同じこと
が角度反復段ＩＺ０…ＩＺ１１ｂから成っている角度バ
スＷＰに対しても当てはまり、その際に角度反復段の各
々が符号信号ｓｉｇｎ（Ｚｉ ′）、ｓｉｇｎ（Ｚｉ
′）´を付属のベクトル反復段ＩＸＹに供給する。図３
に示されている実施例ではすべての奇数の反復段は二重
化されて存在しており、また“ａ”および“ｂ”が以後
の区別のために付けられている。最後のベクトル反復段
ＩＸＹ１１ｂの２つの回転されたベクトル成分ＸＮ 、
ＹＮ の桁上げおよび和語に対する出力線は乗算器と、
また乗算されたベクトルの桁上げおよび和語ＸＣＮ ′
、ＸＳＮ ′、ＹＣＮ ′、ＹＳＮ ′に対するその出
力線は加算器回路ＶＭＡと接続されており、その際に加
算器回路はその出力端に最終結果ベクトルＸＮ ′、Ｙ
Ｎ ′を供給する。さらに図３には、個別クロックＣＫ
から４つのクロック信号ＣＫ４を発生するクロック発生
器ＣＧが示されている。
るＣＯＲＤＩＣプロセッサの１つの実施例のブロック図
が示されている。このプロセッサはベクトルバスＶＰ、
角度バスＷＰ、乗算器回路ＭＵＬＫ、加算器回路ＶＭＡ
（ベクトル‐マージング加算器）およびクロック発生器
ＣＧから成っている。角度バスの入力量は出発ベクトル
の成分Ｘ０ 、Ｙ０ であり、また角度バスＷＰの入力
量は回転角度Ｚ０ である。ベクトルバスＶＰは角度反
復段ＩＸＹ０…ＩＸＹ１１ｂから成っており、同じこと
が角度反復段ＩＺ０…ＩＺ１１ｂから成っている角度バ
スＷＰに対しても当てはまり、その際に角度反復段の各
々が符号信号ｓｉｇｎ（Ｚｉ ′）、ｓｉｇｎ（Ｚｉ
′）´を付属のベクトル反復段ＩＸＹに供給する。図３
に示されている実施例ではすべての奇数の反復段は二重
化されて存在しており、また“ａ”および“ｂ”が以後
の区別のために付けられている。最後のベクトル反復段
ＩＸＹ１１ｂの２つの回転されたベクトル成分ＸＮ 、
ＹＮ の桁上げおよび和語に対する出力線は乗算器と、
また乗算されたベクトルの桁上げおよび和語ＸＣＮ ′
、ＸＳＮ ′、ＹＣＮ ′、ＹＳＮ ′に対するその出
力線は加算器回路ＶＭＡと接続されており、その際に加
算器回路はその出力端に最終結果ベクトルＸＮ ′、Ｙ
Ｎ ′を供給する。さらに図３には、個別クロックＣＫ
から４つのクロック信号ＣＫ４を発生するクロック発生
器ＣＧが示されている。
【００１６】ｇ＝１０−３の精度要求を満たすためには
、それぞれ１１ビットの出発ベクトルの成分Ｘ０ 、Ｙ
０ に対する入力語幅が設けられなければならない。＋
ｐｉ／２と−ｐｉ／２との間の回転角度Ｚ０ およびｇ
＝１０−３の精度要求の際には、プリコンマポジション
に対する２つの追加的なビットが必要であり、従って回
転角度の入力語幅は１３ビットである。１７ビットの内
部語幅が入力語幅の１１ビット、両ベクトル成分が加算
される極端な場合に対する１ビット、反復に基づいて生
ずる拡大率１／Ｋに対する１ビットおよび丸め誤差を回
避するための４ビットから生ずる。各段で必要な右シフ
トにより低い重みが表現可能な数範囲からシフトされる
。出力端ＸＮ ′およびＹＮ ′におけるすべての段に
わたるこの丸め誤差の加算にもかかわらず精度要求が満
足されているように、内部語幅は追加的に４つのポスト
コンマポジションだけ拡大されなければならない。加算
器ＶＭＡの後で上記の精度要求におけるＸＮ ′および
ＹＮ ′に対する出力語幅はそれぞれベクトル成分＝１
２ビットの加算器に対する最小１１＋１ビットに減ぜら
れ得る。
、それぞれ１１ビットの出発ベクトルの成分Ｘ０ 、Ｙ
０ に対する入力語幅が設けられなければならない。＋
ｐｉ／２と−ｐｉ／２との間の回転角度Ｚ０ およびｇ
＝１０−３の精度要求の際には、プリコンマポジション
に対する２つの追加的なビットが必要であり、従って回
転角度の入力語幅は１３ビットである。１７ビットの内
部語幅が入力語幅の１１ビット、両ベクトル成分が加算
される極端な場合に対する１ビット、反復に基づいて生
ずる拡大率１／Ｋに対する１ビットおよび丸め誤差を回
避するための４ビットから生ずる。各段で必要な右シフ
トにより低い重みが表現可能な数範囲からシフトされる
。出力端ＸＮ ′およびＹＮ ′におけるすべての段に
わたるこの丸め誤差の加算にもかかわらず精度要求が満
足されているように、内部語幅は追加的に４つのポスト
コンマポジションだけ拡大されなければならない。加算
器ＶＭＡの後で上記の精度要求におけるＸＮ ′および
ＹＮ ′に対する出力語幅はそれぞれベクトル成分＝１
２ビットの加算器に対する最小１１＋１ビットに減ぜら
れ得る。
【００１７】残留角度Ｚｉ の大きさは反復段毎に小さ
くなり、従って角度バス内の語幅は各段の後に１ビット
だけ減ぜられ得る。存在する語幅を予め定められた精度
を達成するために完全に利用するため、また符号検出器
ＤＥＴをシフトして配置する必要がないように、２ｉ
によるＺｉ のスケーリングが行われる。冒頭に述べた
式に応用されて、 Ｚｉ＋１ ′＝２＊（Ｚｉ ′＋Ｗｉ ′）ここで、Ｗ
ｉ ′＝−ｓｉｇｎ（Ｚｉ ′）＊２ｉ ＊ａｔａｎ（
２−ｉ） が生ずる。
くなり、従って角度バス内の語幅は各段の後に１ビット
だけ減ぜられ得る。存在する語幅を予め定められた精度
を達成するために完全に利用するため、また符号検出器
ＤＥＴをシフトして配置する必要がないように、２ｉ
によるＺｉ のスケーリングが行われる。冒頭に述べた
式に応用されて、 Ｚｉ＋１ ′＝２＊（Ｚｉ ′＋Ｗｉ ′）ここで、Ｗ
ｉ ′＝−ｓｉｇｎ（Ｚｉ ′）＊２ｉ ＊ａｔａｎ（
２−ｉ） が生ずる。
【００１８】角度反復段ＩＺｉの出力端における現在の
残留角度Ｚｉ ′が符号判定の不確実範囲Ｕのなかに位
置していると、符号判定“正”および“負”に追加して
、Ｘｉ およびＹｉ の値が変更されないように、判定
“零”が挿入されなければならないであろう。Ｚｉ ′
の値はこの反復段において２によるスケーリングに相応
して乗算され、従ってすぐ次の段では（またはすぐ次の
段の１つでは）残留角度の大きさが再び確実な判定“正
”または“負”が可能であるように大きくなる。それに
よって不確実範囲に基づくＺｉ ′の符号に関する誤判
定が排除されている。
残留角度Ｚｉ ′が符号判定の不確実範囲Ｕのなかに位
置していると、符号判定“正”および“負”に追加して
、Ｘｉ およびＹｉ の値が変更されないように、判定
“零”が挿入されなければならないであろう。Ｚｉ ′
の値はこの反復段において２によるスケーリングに相応
して乗算され、従ってすぐ次の段では（またはすぐ次の
段の１つでは）残留角度の大きさが再び確実な判定“正
”または“負”が可能であるように大きくなる。それに
よって不確実範囲に基づくＺｉ ′の符号に関する誤判
定が排除されている。
【００１９】ただし、“零判定”の際に実行されない反
復段は次いで補正ファクタＫの計算の際にも考慮されな
ければならないであろう。一定の補正ファクタＫによる
出力端ＸＮ およびＹＮ の簡単な乗算の代わりに、こ
うして非常に高価な乗算器論理が行われなければならな
いであろう。すべての回転角度Ｚ０ に対して一定の補
正ファクタＫを得るためには、“零判定”がすべての反
復段の二重化により置換され得る。
復段は次いで補正ファクタＫの計算の際にも考慮されな
ければならないであろう。一定の補正ファクタＫによる
出力端ＸＮ およびＹＮ の簡単な乗算の代わりに、こ
うして非常に高価な乗算器論理が行われなければならな
いであろう。すべての回転角度Ｚ０ に対して一定の補
正ファクタＫを得るためには、“零判定”がすべての反
復段の二重化により置換され得る。
【００２０】いま１つの角度反復段、たとえばＩＺ１ａ
のなかで不確実範囲Ｕに基づいて符号に関して誤判定が
行われると、残留角度の大きさは拡大される代わりに縮
小される。それに続く二重化された角度反復段、たとえ
ばＩＺ１ｂのなかで次いで確実な符号判定が保証されて
おり、従って先行の反復段が再び取り消される。両段に
わたる結果はその場合に“零判定”を有する段の結果に
相当し、相違点は、すべての段が常に実行され、またこ
うしてファクタＫが任意の入力角度Ｚ０ に対して一定
にとどまることである。ただし、この解決策は各反復段
を二重に設けることによりハードウェアにおける少なか
らざる追加費用に通ずる。たてられる式は、ＣＯＲＤＩ
Ｃアルゴリズムの収束を保証するため、どの段でも誤り
が符号認識の際になされてはならないことから出発する
。 しかし、収束条件はより一般的に公式化し得る。
のなかで不確実範囲Ｕに基づいて符号に関して誤判定が
行われると、残留角度の大きさは拡大される代わりに縮
小される。それに続く二重化された角度反復段、たとえ
ばＩＺ１ｂのなかで次いで確実な符号判定が保証されて
おり、従って先行の反復段が再び取り消される。両段に
わたる結果はその場合に“零判定”を有する段の結果に
相当し、相違点は、すべての段が常に実行され、またこ
うしてファクタＫが任意の入力角度Ｚ０ に対して一定
にとどまることである。ただし、この解決策は各反復段
を二重に設けることによりハードウェアにおける少なか
らざる追加費用に通ずる。たてられる式は、ＣＯＲＤＩ
Ｃアルゴリズムの収束を保証するため、どの段でも誤り
が符号認識の際になされてはならないことから出発する
。 しかし、収束条件はより一般的に公式化し得る。
【００２１】角度反復段ＩＺｉにおける誤った符号判定
の場合には、すべてのその後の角度反復段ＩＺｉ＋１な
いしＩＺＮは、誤りを除去し、また出力端ＺＮ ′を予
め定められた精度ｇの範囲内に保つのに十分である。
の場合には、すべてのその後の角度反復段ＩＺｉ＋１な
いしＩＺＮは、誤りを除去し、また出力端ＺＮ ′を予
め定められた精度ｇの範囲内に保つのに十分である。
【００２２】この式は二重化すべき段の数（ファクタｐ
ｊ ）と各段の符号判定のために考察されなければなら
ない先行の重みｒの数との間の固定的な関係に通ずる。
ｊ ）と各段の符号判定のために考察されなければなら
ない先行の重みｒの数との間の固定的な関係に通ずる。
【数２】
ここで、規則的な反復段に対してはｐｊ ＝１、二重化
された反復段に対してはｐｊ ＝２である。
された反復段に対してはｐｊ ＝２である。
【００２３】たとえば残留角度がＮ＝１１段の後に１０
−３ よりも小さくとどまるべきであれば、二重化さ
れた反復段なしに少なくとも９つの先行の重みが符号推
定のために利用されなければならない。各段が二重化さ
れると（ｐｊ ＝２）、２つのビットのみが考察されれ
ばよい。それに対してすべての奇数の段のみが二重化さ
れると（ｊ偶数に対してはｐｊ ＝１、ｊ奇数に対して
はｐｊ ＝２）、４つのビットで十分である。
−３ よりも小さくとどまるべきであれば、二重化さ
れた反復段なしに少なくとも９つの先行の重みが符号推
定のために利用されなければならない。各段が二重化さ
れると（ｐｊ ＝２）、２つのビットのみが考察されれ
ばよい。それに対してすべての奇数の段のみが二重化さ
れると（ｊ偶数に対してはｐｊ ＝１、ｊ奇数に対して
はｐｊ ＝２）、４つのビットで十分である。
【００２４】この考慮は達成可能なデータレート（ｒは
可能なかぎり小さい）と必要なチップ面積（段数ｉは可
能なかぎり小さい）との間の、アーキテクチュアの妥協
に通ずる。収束が保証されていれば、反復ステップの数
は出力端Ｘ Ｎ′およびＹＮ ′における達成可能な精
度を決定する。下記の不等式により与えられた精度に対
する反復サイクルＮの最小数が計算され得る。 Ｎ≧−ｌｄ（ｔａｎ（ａｃｏｓ（１−（１／２＊ｇ）２
））
可能なかぎり小さい）と必要なチップ面積（段数ｉは可
能なかぎり小さい）との間の、アーキテクチュアの妥協
に通ずる。収束が保証されていれば、反復ステップの数
は出力端Ｘ Ｎ′およびＹＮ ′における達成可能な精
度を決定する。下記の不等式により与えられた精度に対
する反復サイクルＮの最小数が計算され得る。 Ｎ≧−ｌｄ（ｔａｎ（ａｃｏｓ（１−（１／２＊ｇ）２
））
【００２５】図３に示されている実施例に対して
は、所望の精度ｇ＝１０−３、ｒ＝４の符号推定のため
の先行の重みの際に、またすべての奇数の反復段の二重
化の際にＮ＝１１の必要な角度反復段の数が生ずる。
は、所望の精度ｇ＝１０−３、ｒ＝４の符号推定のため
の先行の重みの際に、またすべての奇数の反復段の二重
化の際にＮ＝１１の必要な角度反復段の数が生ずる。
【００２６】乗算器回路ＭＵＬＫは固定配線されて実現
され得る。なぜならば、乗算は常に一定の補正ファクタ
により行われるからである。二重化された段に基づいて
変更された補正ファクタＫ′が生ずる。
され得る。なぜならば、乗算は常に一定の補正ファクタ
により行われるからである。二重化された段に基づいて
変更された補正ファクタＫ′が生ずる。
【数３】
【００２７】選択された構成では、１０進でＫ′＝０．
５３８７またＣＳＤコードでＫ′＝０．１０００１０１
０００−１の値が生ずる。ＣＳＤコードでのＫ′の表現
は零からシフトする重みに相応してただ３つのシフト／
加算演算による乗算の実現を可能にする。加算器回路Ｖ
ＭＡはキャリ‐ルックアヘッド加算器（ＣＬＡ）もしく
はキャリ‐リップル加算器（ＣＲＡ）として構成されて
おり、その際にＣＬＡは処理速度が高いという利点を有
し、またＣＲＡは語幅がより容易に変更可能であるとい
う利点を有する。１５μｍＣＭＯＳテクノロジーで実現
されたＣＯＲＤＩＣプロセッサは典型的に６０ＭＨｚま
でのクロック周波数により作動し得る。
５３８７またＣＳＤコードでＫ′＝０．１０００１０１
０００−１の値が生ずる。ＣＳＤコードでのＫ′の表現
は零からシフトする重みに相応してただ３つのシフト／
加算演算による乗算の実現を可能にする。加算器回路Ｖ
ＭＡはキャリ‐ルックアヘッド加算器（ＣＬＡ）もしく
はキャリ‐リップル加算器（ＣＲＡ）として構成されて
おり、その際にＣＬＡは処理速度が高いという利点を有
し、またＣＲＡは語幅がより容易に変更可能であるとい
う利点を有する。１５μｍＣＭＯＳテクノロジーで実現
されたＣＯＲＤＩＣプロセッサは典型的に６０ＭＨｚま
でのクロック周波数により作動し得る。
【００２８】図４には、角度バス‐ベースセルＢＣＺお
よび検出器ＤＥＴから成る本発明による図３の角度バス
の部分図が二重化された第１の角度反復段ＩＺ１ａおよ
びＩＺ１ｂならびに後続の規則的な角度反復段ＩＺ２の
範囲で示されている。角度反復段ＩＺ１ａでは、桁上げ
および和語から成る入力語Ｚ１ａ′と、符号信号ｓｉｇ
ｎ（Ｚ１ａ′）、ｓｉｇｎ（Ｚ１ａ′）´により反転さ
れた、もしくは反転されない角度ステップＷ１ａから、
ＣＯＲＤＩＣ計算規則により、セルＢＣＺ１ａ，０…Ｂ
ＣＺ１ａ，１２のなかで、同じく桁上げおよび和語から
成る入力語Ｚ１ｂ′が形成される。それと並列に検出器
ＤＥＴ１ａのなかで４つの最上位ビットから後続の角度
反復段ＩＺ１ｂに対する符号信号ｓｉｇｎ（Ｚ１ｂ′）
、ｓｉｇｎ（Ｚ１ｂ′）´が形成される。角度反復段Ｉ
Ｚ１ａおよびＩＺ１ｂは同一である。二重化段、たとえ
ばＩＺ１ｂでは、また規則的な段、たとえばＩＺ２では
、出力端においてすぐ次の反復段との接続により１ビッ
トだけの左シフトが行われ、このことはファクタ２によ
るスケーリングに相当する。
よび検出器ＤＥＴから成る本発明による図３の角度バス
の部分図が二重化された第１の角度反復段ＩＺ１ａおよ
びＩＺ１ｂならびに後続の規則的な角度反復段ＩＺ２の
範囲で示されている。角度反復段ＩＺ１ａでは、桁上げ
および和語から成る入力語Ｚ１ａ′と、符号信号ｓｉｇ
ｎ（Ｚ１ａ′）、ｓｉｇｎ（Ｚ１ａ′）´により反転さ
れた、もしくは反転されない角度ステップＷ１ａから、
ＣＯＲＤＩＣ計算規則により、セルＢＣＺ１ａ，０…Ｂ
ＣＺ１ａ，１２のなかで、同じく桁上げおよび和語から
成る入力語Ｚ１ｂ′が形成される。それと並列に検出器
ＤＥＴ１ａのなかで４つの最上位ビットから後続の角度
反復段ＩＺ１ｂに対する符号信号ｓｉｇｎ（Ｚ１ｂ′）
、ｓｉｇｎ（Ｚ１ｂ′）´が形成される。角度反復段Ｉ
Ｚ１ａおよびＩＺ１ｂは同一である。二重化段、たとえ
ばＩＺ１ｂでは、また規則的な段、たとえばＩＺ２では
、出力端においてすぐ次の反復段との接続により１ビッ
トだけの左シフトが行われ、このことはファクタ２によ
るスケーリングに相当する。
【００２９】ベースセルＢＣＺの配線は下記の式の評価
から生ずる。 Ｗｉ ′＝−２ｉ ＊ａｔａｎ（２−ｉ）＊ｓｉｇｎ（
Ｚｉ ′）
から生ずる。 Ｗｉ ′＝−２ｉ ＊ａｔａｎ（２−ｉ）＊ｓｉｇｎ（
Ｚｉ ′）
【００３０】これから反復段に対して下記の
値が生ずる。 Ｗ０ ′＝１１．００１１０１１１０００＊ｓｉｇｎ（
Ｚ０ ′）Ｗ１ ′＝１１．０００１００１０１０１＊
ｓｉｇｎ（Ｚ１ ′）Ｗ２ ′＝１１．０００００１０
１００１＊ｓｉｇｎ（Ｚ２ ′）Ｗ３ ′＝１１．００
０００００１０１１＊ｓｉｇｎ（Ｚ３ ′）Ｗ４ ′＝
１１．０００００００００１１＊ｓｉｇｎ（Ｚ４ ′）
Ｗ５ ′＝１１．００００００００００１＊ｓｉｇｎ（
Ｚ５ ′）Ｗ６ ′−Ｗ１１′＝１１．０００００００
００００＊ｓｉｇｎ（Ｚｉ ′）
値が生ずる。 Ｗ０ ′＝１１．００１１０１１１０００＊ｓｉｇｎ（
Ｚ０ ′）Ｗ１ ′＝１１．０００１００１０１０１＊
ｓｉｇｎ（Ｚ１ ′）Ｗ２ ′＝１１．０００００１０
１００１＊ｓｉｇｎ（Ｚ２ ′）Ｗ３ ′＝１１．００
０００００１０１１＊ｓｉｇｎ（Ｚ３ ′）Ｗ４ ′＝
１１．０００００００００１１＊ｓｉｇｎ（Ｚ４ ′）
Ｗ５ ′＝１１．００００００００００１＊ｓｉｇｎ（
Ｚ５ ′）Ｗ６ ′−Ｗ１１′＝１１．０００００００
００００＊ｓｉｇｎ（Ｚｉ ′）
【００３１】ｓｉｇｎ
（Ｚｉ ′）が負である場合に対しては、式−２ｉ ＊
ａｔａｎ（２−ｉ）の０‐１‐列のすべてのビットは反
転されなければならず、また最下位ビットのポジション
に１が加算される。その際に最下位ビットＷ０，０ ′
の固定の０‐占有（ＧＮＤ）、最下位ビットＷ１，０
′…Ｗ５，０ ′のそれぞれ固定の１‐占有（ＶＤＤ）
が生じ、またＷ６ ′−Ｗ１１′ではそれぞれ最上位ビ
ットのみが符号信号ｓｉｇｎ（Ｚｉ ′）に関係してい
る。最下位の角度バス‐ベースセルＢＣＺｉ，０ のＺ
入力端は規則的な段の場合および二重化段の場合に、す
ぐ前に接続されている角度バス‐ベースセルの出力端と
接続されている。
（Ｚｉ ′）が負である場合に対しては、式−２ｉ ＊
ａｔａｎ（２−ｉ）の０‐１‐列のすべてのビットは反
転されなければならず、また最下位ビットのポジション
に１が加算される。その際に最下位ビットＷ０，０ ′
の固定の０‐占有（ＧＮＤ）、最下位ビットＷ１，０
′…Ｗ５，０ ′のそれぞれ固定の１‐占有（ＶＤＤ）
が生じ、またＷ６ ′−Ｗ１１′ではそれぞれ最上位ビ
ットのみが符号信号ｓｉｇｎ（Ｚｉ ′）に関係してい
る。最下位の角度バス‐ベースセルＢＣＺｉ，０ のＺ
入力端は規則的な段の場合および二重化段の場合に、す
ぐ前に接続されている角度バス‐ベースセルの出力端と
接続されている。
【００３２】図５には、ベクトルバス‐ベースセルＢＣ
ＸＹｉ，ｋ から成る本発明による図３のベクトルバス
の部分図が規則的なベクトル反復段ＩＸＹ２、基本段Ｉ
ＸＹ３ａおよび基本段に付属の二重化段ＩＸＹ３ｂの範
囲で示されている。入力端ＸＹ２，０ …ＸＹ２，１６
および出力端ＸＹ４，０ …ＸＹ４，１６ はベ
クトル成分Ｘ、Ｙの桁上げおよび和ビットに対する導線
から形成される。それぞれ１つのベクトルバス‐ベース
セル（ＢＣＸＹｉ，ｋ）は入力側で、すぐ前に接続され
ているベクトルバス‐ベースセル（ＢＣＸＹｉ−１，ｋ
）の桁上げおよび和ビット（ＸＣｉ，ｋ 、ＹＣｉ，ｋ
、ＸＳｉ，ｋ 、ＹＳｉ，ｋ ）に対する出力線と、
すぐ前に接続されている角度バス‐ベースセルが存在す
るかぎり、接続されており、また他の場合にはベクトル
バス‐ベースセル（ＢＣＸＹ０，ｋ）において桁上げビ
ットに対する入力線もしくは和ビットに対する入力線が
開始ベクトル（Ｘ０ 、Ｙ０ ）を入力するためのプロ
セッサ入力線と接続されている。
ＸＹｉ，ｋ から成る本発明による図３のベクトルバス
の部分図が規則的なベクトル反復段ＩＸＹ２、基本段Ｉ
ＸＹ３ａおよび基本段に付属の二重化段ＩＸＹ３ｂの範
囲で示されている。入力端ＸＹ２，０ …ＸＹ２，１６
および出力端ＸＹ４，０ …ＸＹ４，１６ はベ
クトル成分Ｘ、Ｙの桁上げおよび和ビットに対する導線
から形成される。それぞれ１つのベクトルバス‐ベース
セル（ＢＣＸＹｉ，ｋ）は入力側で、すぐ前に接続され
ているベクトルバス‐ベースセル（ＢＣＸＹｉ−１，ｋ
）の桁上げおよび和ビット（ＸＣｉ，ｋ 、ＹＣｉ，ｋ
、ＸＳｉ，ｋ 、ＹＳｉ，ｋ ）に対する出力線と、
すぐ前に接続されている角度バス‐ベースセルが存在す
るかぎり、接続されており、また他の場合にはベクトル
バス‐ベースセル（ＢＣＸＹ０，ｋ）において桁上げビ
ットに対する入力線もしくは和ビットに対する入力線が
開始ベクトル（Ｘ０ 、Ｙ０ ）を入力するためのプロ
セッサ入力線と接続されている。
【００３３】１つのベクトル反復段のなかでシフト演算
を実現するための手段は、それぞれ１つの角度バス‐ベ
ースセルＢＣＸＹｉ，ｋ が入力側でｉ倍上位のすぐ前
に接続されているベクトルバス‐ベースセル（ＢＸＹｉ
−１，ｋ＋１ ）の桁上げおよび和ビットＸＣｉ，ｋ＋
１ 、ＹＣｉ，ｋ＋１ 、ＸＳｉ，ｋ＋１ 、ＹＳｉ，
ｋ＋１ に対する出力線と接続されており、またこのベ
クトルバス‐ベースセルが存在しない場合には、最上位
のすぐ前に接続されているベクトルバス‐ベースセルＢ
ＸＹｉ−１，１６（ｍｓｂ）と接続されていることにあ
る。各ベクトル反復段のなかで、冒頭に記載した式に相
応して、入力語Ｘｉ はｉ倍左シフトされた入力語Ｙｉ
によりｓｉｇｎ（Ｚｉ ′）に関係して加算または減
算をされなければならない（およびその逆）。２つの段
の間のシフト演算に対する配線費用を最小化するため、
ＸおよびＹに対する両データバスはビットごとに互いの
なかへ接続されている。
を実現するための手段は、それぞれ１つの角度バス‐ベ
ースセルＢＣＸＹｉ，ｋ が入力側でｉ倍上位のすぐ前
に接続されているベクトルバス‐ベースセル（ＢＸＹｉ
−１，ｋ＋１ ）の桁上げおよび和ビットＸＣｉ，ｋ＋
１ 、ＹＣｉ，ｋ＋１ 、ＸＳｉ，ｋ＋１ 、ＹＳｉ，
ｋ＋１ に対する出力線と接続されており、またこのベ
クトルバス‐ベースセルが存在しない場合には、最上位
のすぐ前に接続されているベクトルバス‐ベースセルＢ
ＸＹｉ−１，１６（ｍｓｂ）と接続されていることにあ
る。各ベクトル反復段のなかで、冒頭に記載した式に相
応して、入力語Ｘｉ はｉ倍左シフトされた入力語Ｙｉ
によりｓｉｇｎ（Ｚｉ ′）に関係して加算または減
算をされなければならない（およびその逆）。２つの段
の間のシフト演算に対する配線費用を最小化するため、
ＸおよびＹに対する両データバスはビットごとに互いの
なかへ接続されている。
【００３４】図６には本発明による角度バス‐ベースセ
ルＢＣＺが示されている。角度バス‐ベースセルの入力
端は全加算器ＶＡの入力端に相応し、その際に全加算器
ＶＡの１つの入力端は角度ビットＷｉ，ｋ ′に対する
入力線と接続されており、また全加算器ＶＡの他の両入
力端はすぐ前に接続されている角度バス‐ベースセルＢ
ＣＺｉ−１，ｋ の桁上げおよび和ビットＺＣｉ，ｋ
´、ＺＳｉ，ｋ ´に対する出力線と、この前に接続さ
れている角度バス‐ベースセルが存在するかぎり、接続
されている。この前に接続されている角度バス‐ベース
セルが存在しない場合には、全加算器ＶＡの入力端はそ
れぞれ論理零（ＧＮＤ）で占められている。ベクトル反
復段を相互に脱結合するため、クロック信号ＣＫＭ、Ｃ
ＫＳによりクロックされるＣ２ ＭＯＳレジスタＲ１お
よびＲ２が設けられている。図３で述べたクロック発生
器ＣＧは出力示されているＣＫ４を発生し、その際にこ
れらはクロック信号ＣＫＭ、ＣＫＳおよびそれぞれそれ
に対して反転さたクロック信号に相当する。時間的にず
らされたクロック信号ＣＫＭおよびＣＫＳはマスター‐
スレイブ原理によるデータ授受を許す。
ルＢＣＺが示されている。角度バス‐ベースセルの入力
端は全加算器ＶＡの入力端に相応し、その際に全加算器
ＶＡの１つの入力端は角度ビットＷｉ，ｋ ′に対する
入力線と接続されており、また全加算器ＶＡの他の両入
力端はすぐ前に接続されている角度バス‐ベースセルＢ
ＣＺｉ−１，ｋ の桁上げおよび和ビットＺＣｉ，ｋ
´、ＺＳｉ，ｋ ´に対する出力線と、この前に接続さ
れている角度バス‐ベースセルが存在するかぎり、接続
されている。この前に接続されている角度バス‐ベース
セルが存在しない場合には、全加算器ＶＡの入力端はそ
れぞれ論理零（ＧＮＤ）で占められている。ベクトル反
復段を相互に脱結合するため、クロック信号ＣＫＭ、Ｃ
ＫＳによりクロックされるＣ２ ＭＯＳレジスタＲ１お
よびＲ２が設けられている。図３で述べたクロック発生
器ＣＧは出力示されているＣＫ４を発生し、その際にこ
れらはクロック信号ＣＫＭ、ＣＫＳおよびそれぞれそれ
に対して反転さたクロック信号に相当する。時間的にず
らされたクロック信号ＣＫＭおよびＣＫＳはマスター‐
スレイブ原理によるデータ授受を許す。
【００３５】桁上げビットＺＣｉ＋１，ｋ ′に対する
出力線はすぐ次に下位のベースセルＢＣＺｉ，ｋ−１か
ら到来し、また角度バス‐ベースセルにより単にループ
‐スルーされる。和ビットＺＳｉ＋１，ｋ ′に対する
出力ビット線は第１のレジスタＲ１の出力端と接続され
ており、このレジスタは入力側で全加算器ＶＡの和出力
端と接続されている。桁上げビットＺＣｉ＋１，ｋ＋１
に対する出力線はすぐ次に上位の角度バス‐ベースセ
ルＢＣＺｉ，ｋ＋１へのルーティングのために第２のレ
ジスタＲ２の出力端と接続されており、このレジスタは
入力側で全加算器ＶＡの桁上げ出力端と接続されている
。
出力線はすぐ次に下位のベースセルＢＣＺｉ，ｋ−１か
ら到来し、また角度バス‐ベースセルにより単にループ
‐スルーされる。和ビットＺＳｉ＋１，ｋ ′に対する
出力ビット線は第１のレジスタＲ１の出力端と接続され
ており、このレジスタは入力側で全加算器ＶＡの和出力
端と接続されている。桁上げビットＺＣｉ＋１，ｋ＋１
に対する出力線はすぐ次に上位の角度バス‐ベースセ
ルＢＣＺｉ，ｋ＋１へのルーティングのために第２のレ
ジスタＲ２の出力端と接続されており、このレジスタは
入力側で全加算器ＶＡの桁上げ出力端と接続されている
。
【００３６】図７には、２つのマルチプレクサＭＵＸ１
およびＭＵＸ２と、４つの全加算器ＶＡ１…ＶＡ４と、
ベクトル反復段を相互に脱結合するための１０の伝送ゲ
ート１…１０とから成っている本発明によるベクトルバ
ス‐ベースセルが示されている。第１のベクトル成分Ｘ
の和ビットＸＳｉ，ｋ に対する入力線は第１の全加算
器ＶＡ１の第１の入力端と、また第２のベクトル成分Ｙ
の和ビットＹＳｉ，ｋ に対する入力線は第２の全加算
器ＶＡ２の第１の入力端と接続されている。第１のベク
トル成分Ｘの桁上げビットＸＣｉ，ｋに対する入力線は
第３の全加算器ＶＡ３の第１の入力端と、第１のクロッ
ク信号ＣＫＭによりクロックされる第１の伝送ゲート１
を介して接続されており、また第２のベクトル成分Ｙの
桁上げビットＹＣｉ，ｋ に対する入力線は第４の全加
算器ＶＡ４の第１の入力端と、同じく第１のクロック信
号ＣＫＭによりクロックされる第４の伝送ゲート４を介
して接続されている。第２のベクトル成分Ｙのｉ倍上位
の桁上げビットＹＣｉ，ｋ＋１ に対する入力線は第１
のマルチプレクサＭＵＸ１を介して第１の全加算器ＶＡ
１の第２の入力端と、また第２のベクトル成分Ｙのｉ倍
上位の和ビットＹＳｉ，ｋ＋１ は同じく第１のマルチ
プレクサＭＵＸ１を介して第１の全加算器ＶＡ１の第３
の入力端と接続されている。第１のベクトル成分Ｘのｉ
倍上位の桁上げビットＸＣｉ ，ｋ＋１は第２のマルチ
プレクサＭＵＸ２を介して第２の全加算器ＶＡ２の第２
の入力端と、また第１のベクトル成分Ｘのｉ倍上位の和
ビットＸＳｉ，ｋ＋１ は同じく第２のマルチプレクサ
ＭＵＸ２を介して第２の全加算器ＶＡ２の第３の入力端
と接続されている。マルチプレクサＭＵＸ１、ＭＵＸ２
は、すぐ前に接続されているベクトル反復段の符号信号
ｓｉｇｎ（Ｚｉ ′），ｓｉｇｎ（Ｚｉ ′） ´に関
係して、桁上げおよび和ビットを反転して、または反転
せずに、通過接続する。第１の全加算器ＶＡ１の和出力
端は第２の伝送ゲート２を介して第３の全加算器ＶＡ３
の第２の入力端と、また第２の全加算器ＶＡ２の和出力
端は第５の伝送ゲート５を介して第４の全加算器ＶＡ４
の第２の入力端と接続されており、その際に両伝送ゲー
ト２、５が第１のクロック信号ＣＫＭによりクロックさ
れる。第１のベクトル成分の第１段の桁上げビットＸＣ
Ｉｉ＋１，ｋ＋１ に対する出力線は第３の伝送ゲート
３を介して第１の全加算器ＶＡ１の桁上げ出力端と、ま
た第２のベクトル成分の第１段の桁上げビットＹＣＩｉ
＋１，ｋ＋１ に対する出力線は第６の伝送ゲート６を
介して第２の全加算器ＶＡ２の桁上げ出力端と接続され
ており、その際に両伝送ゲートは第１のクロック信号Ｃ
ＫＭによりクロックされる。すぐ次に下位のベクトルバ
ス‐ベースセルＢＣＸＹｉ，ｋ−１ からの第１のベク
トル成分Ｘの第１段の桁上げビットＸＣＩｉ＋１，ｋ
に対する入力線は第３の全加算器ＶＡ３の第３の入力端
と、またすぐ次に下位のベクトルバス‐ベースセルＢＣ
ＸＹｉ，ｋ−１ からの第１段の桁上げビットＹＣＩｉ
＋１，ｋ に対する入力線は第４の全加算器ＶＡ４の第
３の入力端と接続されている。すぐ次に下位のベクトル
バス‐ベースセルＢＣＸＹｉ，ｋ−１ からのベクトル
成分Ｘ、Ｙの第２段の桁上げビットＸＣＩｉ＋１，ｋ
、ＹＣｉ＋１，ｋ に対する入力線はベクトルバス‐ベ
ースセルＢＣＸＹｉ，ｋ のすぐ後に接続されているベ
クトル反復段に対する出力線の上でループ‐スルーされ
る。第３の全加算器ＶＡ３の和出力端は第７の伝送ゲー
ト７を介してすぐ後に接続されているベクトル反復段の
第１の成分の和ビットＸＳｉ＋１，ｋ に対する出力線
と、また第４の全加算器ＶＡ４の和出力端は第９の伝送
ゲート９を介してすぐ後に接続されているベクトル反復
段の第２の成分の和ビットに対する出力線ＹＳｉ＋１，
ｋ と接続されており、その際に伝送ゲート７、９は第
２のクロック信号ＣＫＳによりクロックされる。第１の
ベクトル成分の第２段の桁上げビットＸＣｉ＋１，ｋ＋
１ に対する出力線は第８の伝送ゲート８を介して第３
の全加算器ＶＡ３の桁上げ出力端と、また第２のベクト
ル成分の第２段の桁上げビットＹＣｉ＋１ ，ｋ＋１に
対する出力線は第１０の伝送ゲート１０を介して第４の
全加算器ＶＡ４の桁上げ出力端と接続されており、その
際に伝送ゲート８、１０は第２のクロック信号ＣＫＳに
よりクロックされている。
およびＭＵＸ２と、４つの全加算器ＶＡ１…ＶＡ４と、
ベクトル反復段を相互に脱結合するための１０の伝送ゲ
ート１…１０とから成っている本発明によるベクトルバ
ス‐ベースセルが示されている。第１のベクトル成分Ｘ
の和ビットＸＳｉ，ｋ に対する入力線は第１の全加算
器ＶＡ１の第１の入力端と、また第２のベクトル成分Ｙ
の和ビットＹＳｉ，ｋ に対する入力線は第２の全加算
器ＶＡ２の第１の入力端と接続されている。第１のベク
トル成分Ｘの桁上げビットＸＣｉ，ｋに対する入力線は
第３の全加算器ＶＡ３の第１の入力端と、第１のクロッ
ク信号ＣＫＭによりクロックされる第１の伝送ゲート１
を介して接続されており、また第２のベクトル成分Ｙの
桁上げビットＹＣｉ，ｋ に対する入力線は第４の全加
算器ＶＡ４の第１の入力端と、同じく第１のクロック信
号ＣＫＭによりクロックされる第４の伝送ゲート４を介
して接続されている。第２のベクトル成分Ｙのｉ倍上位
の桁上げビットＹＣｉ，ｋ＋１ に対する入力線は第１
のマルチプレクサＭＵＸ１を介して第１の全加算器ＶＡ
１の第２の入力端と、また第２のベクトル成分Ｙのｉ倍
上位の和ビットＹＳｉ，ｋ＋１ は同じく第１のマルチ
プレクサＭＵＸ１を介して第１の全加算器ＶＡ１の第３
の入力端と接続されている。第１のベクトル成分Ｘのｉ
倍上位の桁上げビットＸＣｉ ，ｋ＋１は第２のマルチ
プレクサＭＵＸ２を介して第２の全加算器ＶＡ２の第２
の入力端と、また第１のベクトル成分Ｘのｉ倍上位の和
ビットＸＳｉ，ｋ＋１ は同じく第２のマルチプレクサ
ＭＵＸ２を介して第２の全加算器ＶＡ２の第３の入力端
と接続されている。マルチプレクサＭＵＸ１、ＭＵＸ２
は、すぐ前に接続されているベクトル反復段の符号信号
ｓｉｇｎ（Ｚｉ ′），ｓｉｇｎ（Ｚｉ ′） ´に関
係して、桁上げおよび和ビットを反転して、または反転
せずに、通過接続する。第１の全加算器ＶＡ１の和出力
端は第２の伝送ゲート２を介して第３の全加算器ＶＡ３
の第２の入力端と、また第２の全加算器ＶＡ２の和出力
端は第５の伝送ゲート５を介して第４の全加算器ＶＡ４
の第２の入力端と接続されており、その際に両伝送ゲー
ト２、５が第１のクロック信号ＣＫＭによりクロックさ
れる。第１のベクトル成分の第１段の桁上げビットＸＣ
Ｉｉ＋１，ｋ＋１ に対する出力線は第３の伝送ゲート
３を介して第１の全加算器ＶＡ１の桁上げ出力端と、ま
た第２のベクトル成分の第１段の桁上げビットＹＣＩｉ
＋１，ｋ＋１ に対する出力線は第６の伝送ゲート６を
介して第２の全加算器ＶＡ２の桁上げ出力端と接続され
ており、その際に両伝送ゲートは第１のクロック信号Ｃ
ＫＭによりクロックされる。すぐ次に下位のベクトルバ
ス‐ベースセルＢＣＸＹｉ，ｋ−１ からの第１のベク
トル成分Ｘの第１段の桁上げビットＸＣＩｉ＋１，ｋ
に対する入力線は第３の全加算器ＶＡ３の第３の入力端
と、またすぐ次に下位のベクトルバス‐ベースセルＢＣ
ＸＹｉ，ｋ−１ からの第１段の桁上げビットＹＣＩｉ
＋１，ｋ に対する入力線は第４の全加算器ＶＡ４の第
３の入力端と接続されている。すぐ次に下位のベクトル
バス‐ベースセルＢＣＸＹｉ，ｋ−１ からのベクトル
成分Ｘ、Ｙの第２段の桁上げビットＸＣＩｉ＋１，ｋ
、ＹＣｉ＋１，ｋ に対する入力線はベクトルバス‐ベ
ースセルＢＣＸＹｉ，ｋ のすぐ後に接続されているベ
クトル反復段に対する出力線の上でループ‐スルーされ
る。第３の全加算器ＶＡ３の和出力端は第７の伝送ゲー
ト７を介してすぐ後に接続されているベクトル反復段の
第１の成分の和ビットＸＳｉ＋１，ｋ に対する出力線
と、また第４の全加算器ＶＡ４の和出力端は第９の伝送
ゲート９を介してすぐ後に接続されているベクトル反復
段の第２の成分の和ビットに対する出力線ＹＳｉ＋１，
ｋ と接続されており、その際に伝送ゲート７、９は第
２のクロック信号ＣＫＳによりクロックされる。第１の
ベクトル成分の第２段の桁上げビットＸＣｉ＋１，ｋ＋
１ に対する出力線は第８の伝送ゲート８を介して第３
の全加算器ＶＡ３の桁上げ出力端と、また第２のベクト
ル成分の第２段の桁上げビットＹＣｉ＋１ ，ｋ＋１に
対する出力線は第１０の伝送ゲート１０を介して第４の
全加算器ＶＡ４の桁上げ出力端と接続されており、その
際に伝送ゲート８、１０は第２のクロック信号ＣＫＳに
よりクロックされている。
【００３７】符号推定のための論理の簡単な実現例は、
Ｚｉ ′の４つの最上位の重みに対するキャリ‐リップ
ル加算器であり、その符号が相応のキャリ‐セイブ数の
符号として解釈される。スケーリングされた角度ステッ
プＷ０ ′…Ｗ１１′の４つの最上位のビットはすべて
、冒頭に示したように、最上位のビット１１．００で開
始するので、４ビット‐リップル加算器は、図８中に示
されている最適化された符号検出器ＤＥＴｏｐｔ に簡
単化され得る。符号推定は、１つの段の伝播時間を減ず
るために、Ｚｉ ′およびＷｉ ′の加算に対して並列
に行われる。最適化された符号検出器ＤＥＴｏｐｔ に
より、すぐ前に接続されている角度反復段ＩＺｉ−１の
４つの最上位の桁上げおよび和ビットＺＣ ｉ，９′、
ＺＳｉ，９ ′…ＺＣｉ，１２′、ＺＳｉ，１２′と、
すぐ前に接続されている角度反復段ＩＺｉ−１の反転さ
れない符号信号ｓｉｇｎ（Ｚｉ ′）とから、符号信号
ｓｉｇｎ（Ｚｉ＋１ ′）が形成される。すぐ前に接続
されている角度反復段の符号出力信号ｓｉｇｎ（Ｚｉ
′）は等価回路ＥＱの２つの入力端の１つと接続されて
おり、この等価回路ＥＱの出力端は再び第１の排他的オ
ア回路ＥＸ１の２つの入力端の１つと接続されている。 最上位の桁上げおよび和ビットＺＣｉ，１２´、ＺＳ′
ｉ，１２´は第２の排他的オア回路ＥＸ２により論理演
算されており、また第２の排他的オア回路ＥＸ２の出力
端が等価回路ＥＱの２つの入力端の第２の入力端と接続
されている。２番目に最上位の桁上げおよび和ビットＺ
Ｃｉ，１１´、ＺＳ′ｉ，１１´はノア回路ＮＯＲによ
り論理演算されており、その際にノア回路ＮＯＲの出力
端が第１のオア‐ナンド回路ＯＮＡ１の２つのオア入力
端の１つと接続されており、またこれらの桁上げおよび
和ビットは同じく第１のナンド回路ＮＡ１により論理演
算されており、その際にこの第１のナンド回路ＮＡ１の
出力端は第２のナンド回路ＮＡ２の２つの入力端の１つ
と接続されており、また第２のナンド回路ＮＡ２の出力
端が第１のオア‐ナンド回路ＯＮＡ１の直接ナンド入力
端と接続されている。それぞれ３番目に最上位の桁上げ
および和ビットＺＣｉ，１０´、ＺＳｉ，１０´は第２
のオア‐ナンド回路ＯＮＡ２の入力オア回路により論理
演算されており、その際にこの第２のナンド回路ＯＮＡ
２の出力端は第３のオア‐ナンド回路ＯＮＡ３の２つの
オア入力端の１つと接続されている。３番目に最上位の
桁上げおよび和ビットは同じく第３のナンド回路ＮＡ３
により論理演算されており、その際にこの第３のナンド
回路ＮＡ３の出力端はそれぞれ第２および第３のオア‐
ナンド回路ＯＮＡ２、ＯＮＡ３の直接ナンド入力端と接
続されている。４番目に最上位の桁上げおよび和ビット
ＺＣｉ，９ ´、ＺＳｉ，９ ´は第４のナンド回路Ｎ
Ａ４により論理演算されており、この第４のナンド回路
ＮＡ４の出力端は第３のオア‐ナンド回路ＯＮＡ３の第
２のオア入力端と接続されており、またこの第３のオア
‐ナンド回路ＯＮＡ３の出力端はそれぞれ第１のオア‐
ナンド回路ＯＮＡ１の第２のオア入力端および第２のナ
ンド回路ＮＡ２の第２の入力端と接続されている。第１
のオア‐ナンド回路ＯＮＡ１の出力端は第１の排他的オ
ア回路ＥＸ１の第２の入力端と接続されており、またこ
の第１の排他的オア回路ＥＸ１の出力端は最適化された
符号検出器ＤＥＴｏｐｔ の符号出力信号ｓｉｇｎ（Ｚ
ｉ＋１ ′）を供給する。
Ｚｉ ′の４つの最上位の重みに対するキャリ‐リップ
ル加算器であり、その符号が相応のキャリ‐セイブ数の
符号として解釈される。スケーリングされた角度ステッ
プＷ０ ′…Ｗ１１′の４つの最上位のビットはすべて
、冒頭に示したように、最上位のビット１１．００で開
始するので、４ビット‐リップル加算器は、図８中に示
されている最適化された符号検出器ＤＥＴｏｐｔ に簡
単化され得る。符号推定は、１つの段の伝播時間を減ず
るために、Ｚｉ ′およびＷｉ ′の加算に対して並列
に行われる。最適化された符号検出器ＤＥＴｏｐｔ に
より、すぐ前に接続されている角度反復段ＩＺｉ−１の
４つの最上位の桁上げおよび和ビットＺＣ ｉ，９′、
ＺＳｉ，９ ′…ＺＣｉ，１２′、ＺＳｉ，１２′と、
すぐ前に接続されている角度反復段ＩＺｉ−１の反転さ
れない符号信号ｓｉｇｎ（Ｚｉ ′）とから、符号信号
ｓｉｇｎ（Ｚｉ＋１ ′）が形成される。すぐ前に接続
されている角度反復段の符号出力信号ｓｉｇｎ（Ｚｉ
′）は等価回路ＥＱの２つの入力端の１つと接続されて
おり、この等価回路ＥＱの出力端は再び第１の排他的オ
ア回路ＥＸ１の２つの入力端の１つと接続されている。 最上位の桁上げおよび和ビットＺＣｉ，１２´、ＺＳ′
ｉ，１２´は第２の排他的オア回路ＥＸ２により論理演
算されており、また第２の排他的オア回路ＥＸ２の出力
端が等価回路ＥＱの２つの入力端の第２の入力端と接続
されている。２番目に最上位の桁上げおよび和ビットＺ
Ｃｉ，１１´、ＺＳ′ｉ，１１´はノア回路ＮＯＲによ
り論理演算されており、その際にノア回路ＮＯＲの出力
端が第１のオア‐ナンド回路ＯＮＡ１の２つのオア入力
端の１つと接続されており、またこれらの桁上げおよび
和ビットは同じく第１のナンド回路ＮＡ１により論理演
算されており、その際にこの第１のナンド回路ＮＡ１の
出力端は第２のナンド回路ＮＡ２の２つの入力端の１つ
と接続されており、また第２のナンド回路ＮＡ２の出力
端が第１のオア‐ナンド回路ＯＮＡ１の直接ナンド入力
端と接続されている。それぞれ３番目に最上位の桁上げ
および和ビットＺＣｉ，１０´、ＺＳｉ，１０´は第２
のオア‐ナンド回路ＯＮＡ２の入力オア回路により論理
演算されており、その際にこの第２のナンド回路ＯＮＡ
２の出力端は第３のオア‐ナンド回路ＯＮＡ３の２つの
オア入力端の１つと接続されている。３番目に最上位の
桁上げおよび和ビットは同じく第３のナンド回路ＮＡ３
により論理演算されており、その際にこの第３のナンド
回路ＮＡ３の出力端はそれぞれ第２および第３のオア‐
ナンド回路ＯＮＡ２、ＯＮＡ３の直接ナンド入力端と接
続されている。４番目に最上位の桁上げおよび和ビット
ＺＣｉ，９ ´、ＺＳｉ，９ ´は第４のナンド回路Ｎ
Ａ４により論理演算されており、この第４のナンド回路
ＮＡ４の出力端は第３のオア‐ナンド回路ＯＮＡ３の第
２のオア入力端と接続されており、またこの第３のオア
‐ナンド回路ＯＮＡ３の出力端はそれぞれ第１のオア‐
ナンド回路ＯＮＡ１の第２のオア入力端および第２のナ
ンド回路ＮＡ２の第２の入力端と接続されている。第１
のオア‐ナンド回路ＯＮＡ１の出力端は第１の排他的オ
ア回路ＥＸ１の第２の入力端と接続されており、またこ
の第１の排他的オア回路ＥＸ１の出力端は最適化された
符号検出器ＤＥＴｏｐｔ の符号出力信号ｓｉｇｎ（Ｚ
ｉ＋１ ′）を供給する。
【００３８】ＣＯＲＤＩＣアルゴリズムをキャリ‐セイ
ブ‐アーキテクチュアでの他のモード（乗算、除算、平
方根または双曲線関数）に対しても実現することも可能
である。従って、汎用的なＣＯＲＤＩＣプロセッサは、
すべてのパラメータにわたり、すべてのモードで作動可
能でなければならず、その際に選択的にＹまたはＺが０
に反復されなければならない。さらに進んだ収束考察に
よると、キャリ‐セイブ‐アーキテクチュアを有するプ
ロセッサのなかで相い異なるモードの組み合わせが原理
的に実現可能であることが示されている。
ブ‐アーキテクチュアでの他のモード（乗算、除算、平
方根または双曲線関数）に対しても実現することも可能
である。従って、汎用的なＣＯＲＤＩＣプロセッサは、
すべてのパラメータにわたり、すべてのモードで作動可
能でなければならず、その際に選択的にＹまたはＺが０
に反復されなければならない。さらに進んだ収束考察に
よると、キャリ‐セイブ‐アーキテクチュアを有するプ
ロセッサのなかで相い異なるモードの組み合わせが原理
的に実現可能であることが示されている。
【図１】ベクトル回転に対するＣＯＲＤＩＣアルゴリズ
ムの原理図である。
ムの原理図である。
【図２】キャリ‐セイブ数の符号推定の際の不確実範囲
を示すダイアグラムである。
を示すダイアグラムである。
【図３】ベクトルおよび角度バスから成る、ベクトル回
転に対する本発明によるＣＯＲＤＩＣアルゴリズムの実
施例のブロック図である。
転に対する本発明によるＣＯＲＤＩＣアルゴリズムの実
施例のブロック図である。
【図４】角度バス‐ベースセルおよび検出器から成る本
発明による図３の角度バスの部分図である。
発明による図３の角度バスの部分図である。
【図５】ベクトルバス‐ベースセル成る本発明による図
３のベクトルバスの部分図である。
３のベクトルバスの部分図である。
【図６】本発明による角度バス‐ベースセルの回路図で
ある。
ある。
【図７】本発明によるベクトルバス‐ベースセルの回路
図である。
図である。
【図８】本発明による最適化された符号検出器の回路図
である。
である。
ＢＣＸＹ２，０…ＢＣＸＹ３ｂ，１６ ベクトル
バス‐ベースセル ＢＣＺ１ａ，０…ＢＣＺ２，１２ 角度バス‐ベ
ースセル ＣＧ クロック発生器 ＣＫ、ＣＫＭ、ＣＫＳ、ＣＫ４ クロック信号Ｄ
ＥＴ１ａ…ＤＥＴ２ 符号検出器ＤＥＴ
最適化された符号検出器ＥＸ１…ＥＸ２ 排他的
オアゲートＥＱ 等価ゲート ＧＮＤ 基準電位 ｉ 反復段の番号 ＩＸＹ０…ＩＸＹ１１ｂ ベクトル反復段ＩＺ０
…ＩＺ１１ｂ 角度反復段ｋ ビット番号 Ｋ 一定の乗算ファクタ ｍ 語幅 ＭＵＬＫ 一定のファクタＫによる乗算のための
回路ＭＵＸ１、ＭＵＸ マルチプレクサＮ
出力端と接続されている最後の反復段の番号ＮＡ１…
ＮＡ４ ナンドゲート ＮＯＲ ノアゲート ＯＮＡ１、ＯＮＡ２ 二重入力オアを有する三重
ナンドゲート ｒ 最上位ビットの数 Ｒ１、Ｒ２ レジスタ Ｕ 不確実範囲 ＶＡ、ＶＡ１…ＶＡ４ 全加算器ＶＤＤ
供給電圧 ＶＭＡ ベクトル‐マージング加算器ＶＰ
ベクトルバス Ｘｉ 反復段ｉの入力端におけるＸベクトルＷ
ｉ，ｋ 反復段ｉの入力端における第ｋ角度ビット
Ｗｉ，ｋ ′ スケーリングされた角度ビットＷ
Ｐ 角度バス ＸＳｉ，ｋ Ｘベクトルの反復段ｉの入力端におけ
る第ｋセイブ‐ビット ＸＣｉ，ｋ Ｘベクトルの反復段ｉの入力端におけ
る第ｋ桁上げビット Ｙｉ 反復段ｉの入力端におけるＹベクトルＹ
Ｓｉ，ｋ Ｙベクトルの反復段ｉの入力端における
第ｋセイブ‐ビット ＹＣｉ，ｋ Ｙベクトルの反復段ｉの入力端におけ
る第ｋ桁上げビット ＸＹｉ，ｋ ＸＳｉ，ｋ …ＹＣｉ，ｋ の一括Ｚ
ｉ 反復段ｉの入力端における回転角度ＺＳｉ
，ｋ 反復段ｉの入力端における回転角度の第
ｋセイブ‐ビット ＺＣｉ，ｋ 反復段ｉの入力端における回転角
度の第ｋ桁上げビット ＺＳｉ，ｋ ′、ＺＣｉ，ｋ ′ スケーリング
されたＺＳｉ，ｋ およびＺＣｉ，ｋ １…１０ 伝送ゲート
バス‐ベースセル ＢＣＺ１ａ，０…ＢＣＺ２，１２ 角度バス‐ベ
ースセル ＣＧ クロック発生器 ＣＫ、ＣＫＭ、ＣＫＳ、ＣＫ４ クロック信号Ｄ
ＥＴ１ａ…ＤＥＴ２ 符号検出器ＤＥＴ
最適化された符号検出器ＥＸ１…ＥＸ２ 排他的
オアゲートＥＱ 等価ゲート ＧＮＤ 基準電位 ｉ 反復段の番号 ＩＸＹ０…ＩＸＹ１１ｂ ベクトル反復段ＩＺ０
…ＩＺ１１ｂ 角度反復段ｋ ビット番号 Ｋ 一定の乗算ファクタ ｍ 語幅 ＭＵＬＫ 一定のファクタＫによる乗算のための
回路ＭＵＸ１、ＭＵＸ マルチプレクサＮ
出力端と接続されている最後の反復段の番号ＮＡ１…
ＮＡ４ ナンドゲート ＮＯＲ ノアゲート ＯＮＡ１、ＯＮＡ２ 二重入力オアを有する三重
ナンドゲート ｒ 最上位ビットの数 Ｒ１、Ｒ２ レジスタ Ｕ 不確実範囲 ＶＡ、ＶＡ１…ＶＡ４ 全加算器ＶＤＤ
供給電圧 ＶＭＡ ベクトル‐マージング加算器ＶＰ
ベクトルバス Ｘｉ 反復段ｉの入力端におけるＸベクトルＷ
ｉ，ｋ 反復段ｉの入力端における第ｋ角度ビット
Ｗｉ，ｋ ′ スケーリングされた角度ビットＷ
Ｐ 角度バス ＸＳｉ，ｋ Ｘベクトルの反復段ｉの入力端におけ
る第ｋセイブ‐ビット ＸＣｉ，ｋ Ｘベクトルの反復段ｉの入力端におけ
る第ｋ桁上げビット Ｙｉ 反復段ｉの入力端におけるＹベクトルＹ
Ｓｉ，ｋ Ｙベクトルの反復段ｉの入力端における
第ｋセイブ‐ビット ＹＣｉ，ｋ Ｙベクトルの反復段ｉの入力端におけ
る第ｋ桁上げビット ＸＹｉ，ｋ ＸＳｉ，ｋ …ＹＣｉ，ｋ の一括Ｚ
ｉ 反復段ｉの入力端における回転角度ＺＳｉ
，ｋ 反復段ｉの入力端における回転角度の第
ｋセイブ‐ビット ＺＣｉ，ｋ 反復段ｉの入力端における回転角
度の第ｋ桁上げビット ＺＳｉ，ｋ ′、ＺＣｉ，ｋ ′ スケーリング
されたＺＳｉ，ｋ およびＺＣｉ，ｋ １…１０ 伝送ゲート
Claims (8)
- 【請求項１】 特に実時間処理の問題を解決するため
のベクトル回転に対する座標回転ディジタル計算機プロ
セッサにおいて、 ａ）ベクトルバス（ＶＰ）および角度バス（ＷＰ）を有
し、その際ベクトルバスは直列に接続されている多数の
ベクトル反復段（ＩＸＹ）から、また角度バスは直列に
接続されている多数の角度反復段（ＩＺ）から成ってお
り、 ｂ）パイプライニング原理による処理を可能にするため
、ベクトル反復段（ＩＸＹ）を相互に脱結合するための
多数の装置と、角度反復段（ＩＺ）を相互に脱結合する
ための多数の装置とを有し、 ｃ）加算／減算回路を含んでいる多数のベクトル反復段
（ＩＸＹ）および多数の角度反復段（ＩＺ）を有し、そ
の際クロック間隔内で不完全な加算／減算演算のみが行
われ、また中間結果がクロック間隔の終了時に桁上げ語
および和語（キャリ‐セイブ数）の形態で桁上げおよび
和ビット（ＸＣｉ，ｋ 、ＹＣｉ，ｋ 、ＸＳｉ，ｋ
、ＹＳｉｋ ）に対する別々の導線上で各ベクトルお
よび角度反復段の出力端にその後の処理のために得られ
、ｄ）桁上げおよび和ビットのシフトを許すシフト演算
（数２の冪による乗算）を実現するための手段を有する
多数のベクトル反復段（ＩＸＹ）および多数の角度反復
段（ＩＺ）を有し、 ｅ）桁上げおよび和ビットを符号検出のために使用する
符号検出器（ＤＥＴ）を有する多数の角度反復段（ＩＺ
）を有し、 ｆ）最後のベクトル反復段（ＩＸＹＮ ）の桁上げおよ
び和語（ＸＣＮ 、ＹＣＮ 、ＸＳＮ 、ＹＳＮ ）に
対する出力導線と接続されており、また各ベクトル成分
（ＸＮ 、ＹＮ）の桁上げ語にも和語にも補正ファクタ
（Ｋ）を乗算する乗算器回路（ＭＵＬＫ）を有し、 ｇ）乗算器回路の桁上げおよび和語（ＸＣＮ ′、ＹＣ
Ｎ ′、ＸＳＮ ′、ＹＳＮ ′）に対する出力導線と
接続されており、また両ベクトル成分の桁上げおよび和
語を結果ベクトル（ＸＮ ′、ＹＮ ′）の成分に加算
する加算器回路（ＶＭＡ）を有することを特徴とするベ
クトル回転に対する座標回転ディジタル計算機プロセッ
サ。 - 【請求項２】 角度反復段（ＩＺｉ ）が多数の同形
式の角度バス‐ベースセル（ＢＣＺｉ，ｋ）から成って
おり、符号検出器（ＤＥＴｉ）が角度バス‐ベースセル
（ＢＣＺｉ，ｋ）に並列接続されており、角度バス‐ベ
ースセル（ＢＣＺｉ，ｋ）の角度ビット（Ｗｉ，ｋ ′
）に対する入力線が、すぐ前に接続されている角度反復
段の符号出力信号（ｓｉｇｎ（Ｚｉ ′）と、それぞれ
予め定められたスケーリングされた負の角度ステップ（
−２ｉ ＊ａｔａｎ（２−ｉ））の２値表現との積形成
に相応するように、それぞれすぐ前に接続されている角
度反復段（ＩＺｉ−１）の非反転および反転符号出力信
号（ｓｉｇｎ（Ｚｉ ′），ｓｉｇｎ（Ｚｉ ′）´）
に対する導線と接続されており、その際積形成により変
更可能でないビットが固定の論理値（ＧＮＤまたはＶＤ
Ｄ）により占められ、１つの角度反復段の出力端におけ
る桁上げおよび和語のスケーリングのために必要なシフ
ト演算を実現するための手段が、角度バス‐ベースセル
（ＢＣＺｉ，ｋ）のキャリ‐セイブ‐ビット（ＺＣｉ，
ｋ ´、ＺＳｉ，ｋ ′）に対する出力線がそれぞれす
ぐ後続の角度反復段（ＩＺｉ＋１）のすぐ次に上位の角
度バス‐ベースセル（ＢＣＺｉ＋１，ｋ＋１）の入力端
と接続されていることにあることを特徴とする請求項１
記載のプロセッサ。 - 【請求項３】 角度反復段（ＩＺｉ）の角度バス‐ベ
ースセル（ＢＣＺｉ＋ｋ）が各１つの全加算器（ＶＡ）
を含んでおり、ベクトル反復段を相互に脱結合するため
の装置としてそれぞれ桁上げビットおよび和ビットに対
して、クロック信号（ＣＫＭ、ＣＫＳ）によりクロック
されるレジスタ（Ｒ１およびＲ２）が全加算器（ＶＡ）
の後に接続されており、角度バス‐ベースセルの入力端
が全加算器（ＶＡ）の入力端に相応し、その際全加算器
（ＶＡ）の入力端が角度ビット（Ｗｉ，ｋ ′）に対す
る入力線と接続されており、また全加算器（ＶＡ）の他
の両入力端がすぐ前に接続されている角度バス‐ベース
セル（ＢＣＺｉ−１，ｋ ）の桁上げおよび和ビット（
ＺＣｉ，ｋ 、ＺＳｉ，ｋ ）に対する出力線と、この
前に接続されている角度バス‐ベースセルが存在するか
ぎり接続されており、またこの前に接続されている角度
バス‐ベースセルが存在しない場合には、それぞれ論理
零（ＧＮＤ）と接続されており、桁上げビット（ＺＣｉ
＋１，ｋ ´）に対する出力線がすぐ次に下位のベース
セル（ＢＣＺｉ，ｋ−１）から到来し、また角度バス‐
ベースセルにより単にループ‐スルーされ、和ビット（
ＺＳｉ＋１，ｋ ′）に対する出力ビット線が第１のレ
ジスタ（Ｒ１）の出力端と接続されており、このレジス
タは入力側で全加算器（ＶＡ）の和出力端と接続されて
おり、桁上げビット（ＺＣｉ＋１ ，ｋ＋１ ′）に対
する出力線がすぐ次に上位の角度バス‐ベースセル（Ｂ
ＣＺｉ，ｋ＋１）へのルーティングのために第２のレジ
スタ（Ｒ２）の出力端と接続されており、このレジスタ
は入力側で全加算器（ＶＡ）の桁上げ出力端と接続され
ていることを特徴とする請求項１記載のプロセッサ。 - 【請求項４】 ベクトル反復段（ＩＸＹｉ）が多数の
同一形式のベクトルバス‐ベースセル（ＢＣＸＹｉ，ｋ
）から成り、それぞれ１つのベクトルバス‐ベースセル
（ＢＣＸＹｉ，ｋ）が入力側で、すぐ前に接続されてい
るベクトルバス‐ベースセル（ＢＣＸＹｉ−１，ｋ）の
桁上げおよび和ビット（ＸＣｉ，ｋ 、ＹＣｉ，ｋ 、
ＸＳｉ，ｋ 、ＹＳｉ，ｋ ）に対する出力線と、すぐ
前に接続されている角度バス‐ベースセルが存在するか
ぎり接続されており、また他の場合にはベクトルバス‐
ベースセル（ＢＣＸＹ０，ｋ）において桁上げビットに
対する入力線もしくは和ビットに対する入力線が開始ベ
クトル（Ｘ０ 、Ｙ０ ）を入力するためのプロセッサ
入力線と接続されており、１つのベクトル反復段のなか
でシフト演算を実現するための手段が、それぞれ１つの
角度バス‐ベースセル（ＢＣＸＹｉ，ｋ ）が入力側で
ｉ倍上位のすぐ前に接続されているベクトルバス‐ベー
スセル（ＢＸＹｉ−１，ｋ＋１ ）の桁上げおよび和ビ
ット（ＸＣｉ，ｋ＋１ 、ＹＣｉ，ｋ＋１ 、ＸＳｉ，
ｋ＋１ 、ＹＳｉ，ｋ＋１ ）に対する出力線と接続さ
れており、またこのベクトルバス‐ベースセルが存在し
ない場合には、最上位のすぐ前に接続されているベクト
ルバス‐ベースセル（ＢＸＹｉ−１，１６）と接続され
ていることにあることを特徴とする請求項１記載のプロ
セッサ。 - 【請求項５】 ベクトルバス‐ベースセル（ＢＣＸＹ
ｉ，ｋ ）が２つのマルチプレクサ（ＭＵＸ１およびＭ
ＵＸ２）と、４つの全加算器（ＶＡ１…ＶＡ４）と、１
０の伝送ゲート（１…１０）の形態のベクトル反復段を
相互に脱結合するための装置とから成っており、第１の
ベクトル成分（Ｘ）の和ビット（ＸＳｉ，ｋ ）に対す
る入力線が第１の全加算器（ＶＡ１）の第１の入力端と
、また第２のベクトル成分（Ｙ）の和ビット（ＹＳｉ，
ｋ ）に対する入力線が第２の全加算器（ＶＡ２）の第
１の入力端と接続されており、第１のベクトル成分（Ｘ
）の桁上げビット（ＸＣｉ，ｋ ）に対する入力線が第
３の全加算器（ＶＡ３）の第１の入力端と、第１のクロ
ック信号（ＣＫＭ）によりクロックされる第１の伝送ゲ
ート（１）を介して、また第２のベクトル成分（Ｙ）の
桁上げビット（ＹＣｉ，ｋ ）に対する入力線が第４の
全加算器（ＶＡ４）の第１の入力端と、第１のクロック
信号（ＣＫＭ）によりクロックされる第４の伝送ゲート
（４）を介して接続されており、第２のベクトル成分（
Ｙ）のｉ倍上位の桁上げビット（ＹＣｉ，ｋ＋１ ）に
対する入力線が第１のマルチプレクサ（ＭＵＸ１）を介
して第１の全加算器（ＶＡ１）の第２の入力端と、また
第２のベクトル成分（Ｙ）のｉ倍上位の和ビット（ＹＳ
ｉ，ｋ＋１ ）が同じく第１のマルチプレクサ（ＭＵＸ
１）を介して第１の全加算器（ＶＡ１）の第３の入力端
と、第１のベクトル成分（Ｘ）のｉ倍上位の桁上げビッ
ト（ＸＣｉ，ｋ＋１ ）が第２のマルチプレクサ（ＭＵ
Ｘ２）を介して第２の全加算器（ＶＡ２）の第２の入力
端と、また第１のベクトル成分（Ｘ）のｉ倍上位の和ビ
ット（ＸＳｉ，ｋ＋１ ）が同じく第２のマルチプレク
サ（ＭＵＸ２）を介して第２の全加算器（ＶＡ２）の第
３の入力端と接続されており、その際マルチプレクサ（
ＭＵＸ１、ＭＵＸ２）は、すぐ前に接続されているベク
トル反復段の符号信号（ｓｉｇｎ（Ｚｉ ′），ｓｉｇ
ｎ（Ｚｉ ′）´）に関係して、桁上げおよび和ビット
を反転し、または反転せず、第１の全加算器（ＶＡ１）
の和出力端が第２の伝送ゲート（２）を介して第３の全
加算器（ＶＡ３）の第２の入力端と、また第２の全加算
器（ＶＡ２）の和出力端が第５の伝送ゲート（５）を介
して第４の全加算器（ＶＡ４）の第２の入力端と接続さ
れており、その際に両伝送ゲート（２、５）が第１のク
ロック信号（ＣＫＭ）によりクロックされ、第１のベク
トル成分の第１段の桁上げビット（ＸＣＩｉ＋１，ｋ＋
１ ）に対する出力線が第３の伝送ゲート（３）を介し
て第１の全加算器（ＶＡ１）の桁上げ出力端と、また第
２のベクトル成分の第１段の桁上げビット（ＹＣＩｉ＋
１，ｋ＋１ ）に対する出力線が第６の伝送ゲート（６
）を介して第２の全加算器（ＶＡ２）の桁上げ出力端と
接続されており、その際に両伝送ゲートが第１のクロッ
ク信号（ＣＫＭ）によりクロックされ、すぐ次に下位の
ベクトルバス‐ベースセル（ＢＣＸＹｉ，ｋ−１ ）か
らの第１のベクトル成分（Ｘ）の第１段の桁上げビット
（ＸＣＩｉ＋１，ｋ ）に対する入力線が第３の全加算
器（ＶＡ３）の第３の入力端と、またすぐ次に下位のベ
クトルバス‐ベースセル（ＢＣＸＹｉ，ｋ−１ ）から
の第１段の桁上げビット（ＹＣＩＩ＋１，ｋ ）に対す
る入力線が第４の全加算器（ＶＡ４）の第３の入力端と
接続されており、すぐ次に下位のベクトルバス‐ベース
セル（ＢＣＸＹｉ，ｋ−１ ）からのベクトル成分（Ｘ
、Ｙ）の第２段の桁上げビット（ＸＣＩｉ＋１，ｋ 、
ＹＣｉ＋１，ｋ ）に対する入力線がベクトルバス‐ベ
ースセル（ＢＣＸＹｉ，ｋ ）のすぐ後に接続されてい
るベクトル反復段に対する出力線の上でループ‐スルー
され、第３の全加算器（ＶＡ３）の和出力端が第７の伝
送ゲート（７）を介してすぐ後に接続されているベクト
ル反復段の第１の成分の和ビット（ＸＳｉ＋１，ｋ ）
に対する出力線と、また第４の全加算器（ＶＡ４）の和
出力端が第９の伝送ゲート（９）を介してすぐ後に接続
されているベクトル反復段の第２の成分の和ビットに対
する出力線（ＹＳｉ＋１，ｋ ）と接続されており、そ
の際伝送ゲート（７、９）が第２のクロック信号（ＣＫ
Ｓ）によりクロックされ、また第１のベクトル成分の第
２段の桁上げビット（ＸＣｉ＋１，ｋ＋１ ）に対する
出力線が第８の伝送ゲート（８）を介して第３の全加算
器（ＶＡ３）の桁上げ出力端と、また第２のベクトル成
分の第２段の桁上げビット（ＹＣｉ＋１，ｋ＋１ ）に
対する出力線が第１０の伝送ゲート（１０）を介して第
４の全加算器（ＶＡ４）の桁上げ出力端と接続されてお
り、その際伝送ゲート（８、１０）が第２のクロック信
号（ＣＫＳ）によりクロックされていることを特徴とす
る請求項１記載のプロセッサ。 - 【請求項６】 少なくとも１つのベクトルおよび角度
反復段が、予め定められた精度において個々の角度反復
段のなかで符号検出の際のより大きい不確実さを許すた
めに、また同時にプロセッサ入力信号（Ｘ０ 、Ｙ０
、Ｚ０ ）のすべての組み合わせに対して等しい補正フ
ァクタ（ＫまたはＫ′）を可能にするために、二重に配
置されている（たとえばＩＸＹ１ａ、ＩＸＹ１ｂ、ＩＺ
１ａ、ＩＺ１ｂ）ことを特徴とする請求項１記載のプロ
セッサ。 - 【請求項７】 二重に配置されているベクトルおよび
角度反復段の数が、すべての角度反復段に対して等しい
最適化された、全加算器からの組み合わせよりも簡単に
構成されている符号検出器（ＤＥＴｏｐｔ ）を可能に
するために、たかだか、それぞれすぐ前に接続されてい
る角度反復段の４つの最上位の桁上げおよび和ビット（
ＺＣ′ｉ，９ 、ＺＳ′ｉ，９ 、ＺＣ′ｉ，１２
、ＺＳ′ｉ，１２）および符号出力信号（ｓｉｇｎ（Ｚ
ｉ ′））が符号検出のために必要であるように大きい
ことを特徴とする請求項６記載のプロセッサ。 - 【請求項８】 すべての角度反復段に対して等しい最
適化された符号検出器（ＤＥＴｏｐｔ ｉ）がすぐ前に
接続されている角度反復段（ＩＺｉ−１）の４つの最上
位の桁上げおよび和ビット（ＺＣ´ｉ，９ 、ＺＳ′ｉ
，９ 、ＺＣ′ｉ，１２ 、ＺＳ′ｉ，１２ ）と
すぐ前に接続されている角度反復段（ＩＺｉ−１）の反
転されない符号出力信号（ｓｉｇｎ（Ｚｉ ′））とか
ら符号出力信号を、すぐ前に接続されている角度反復段
の符号出力信号（ｓｉｇｎ（Ｚｉ ′））が等価回路（
ＥＱ）の２つの入力端の１つと接続されており、この等
価回路（ＥＱ）の出力端が第１の排他的オア回路（ＥＸ
１）の２つの入力端の１つと接続されており、最上位の
桁上げおよび和ビット（ＺＣｉ，１２´、ＺＳｉ，１２
´）が第２の排他的オア回路（ＥＸ２）により論理演算
されており、また第２の排他的オア回路（ＥＸ２）の出
力端が等価回路（ＥＱ）の２つの入力端の第２の入力端
と接続されており、２番目に最上位の桁上げおよび和ビ
ット（ＺＣｉ，１１´、ＺＳｉ，１１´）がノア回路に
より論理演算されており、その際ノア回路の出力端が第
１のオア‐ナンド回路（ＯＮＡ１）の２つのオア入力端
の１つと接続されており、またこれらの桁上げおよび和
ビットが同じく第１のナンド回路（ＮＡ１）により論理
演算されており、その際この第１のナンド回路（ＮＡ１
）の出力端が第２のナンド回路（ＮＡ２）の２つの入力
端の１つと接続されており、また第２のナンド回路（Ｎ
Ａ２）の出力端が第１のオア‐ナンド回路（ＯＮＡ１）
の直接ナンド入力端と接続されており、それぞれ３番目
に最上位の桁上げおよび和ビット（ＺＣｉ，１０´、Ｚ
Ｓｉ，１０´）が第２のオア‐ナンド回路（ＯＮＡ２）
の入力オア回路により論理演算されており、その際この
第２のナンド回路（ＮＡ２）の出力端が第３のオア‐ナ
ンド回路（ＯＮＡ３）の２つのオア入力端の１つと接続
されており、また３番目に最上位の桁上げおよび和ビッ
トが第３のナンド回路（ＮＡ３）により論理演算されて
おり、その際この第３のナンド回路（ＮＡ３）の出力端
がそれぞれ第２および第３のオア‐ナンド回路（ＯＮＡ
２、ＯＮＡ３）の直接ナンド入力端と接続されており、
４番目に最上位の桁上げおよび和ビット（ＺＣｉ，９
´、ＺＳｉ，９ ´）が第４のナンド回路（ＮＡ４）に
より論理演算されており、その際この第４のナンド回路
（ＮＡ４）の出力端が第３のオア‐ナンド回路（ＯＮＡ
３）の第２のオア入力端と接続されており、またこの第
３のオア‐ナンド回路（ＯＮＡ３）の出力端がそれぞれ
第１のオア‐ナンド回路（ＯＮＡ１）の第２のオア入力
端および第２のナンド回路（ＮＡ２）の第２の入力端と
接続されており、第１のオア‐ナンド回路（ＯＮＡ１）
の出力端が第１の排他的オア回路（ＥＸ１）の第２の入
力端と接続されており、またこの第１の排他的オア回路
（ＥＸ１）の出力端が最適化された符号検出器（ＤＥＴ
ｏｐｔ ）の符号出力信号（ｓｉｇｎ（Ｚｉ＋１ ´）
）を供給することによって形成することを特徴とする請
求項７記載のプロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4012709.5 | 1990-04-20 | ||
| DE4012709 | 1990-04-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04227568A true JPH04227568A (ja) | 1992-08-17 |
Family
ID=6404786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3115441A Pending JPH04227568A (ja) | 1990-04-20 | 1991-04-19 | 座標回転ディジタル計算機プロセッサ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5317753A (ja) |
| EP (1) | EP0453641B1 (ja) |
| JP (1) | JPH04227568A (ja) |
| DE (1) | DE59010674D1 (ja) |
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-
1990
- 1990-12-04 EP EP90123234A patent/EP0453641B1/de not_active Expired - Lifetime
- 1990-12-04 DE DE59010674T patent/DE59010674D1/de not_active Expired - Lifetime
-
1991
- 1991-03-11 US US07/667,289 patent/US5317753A/en not_active Expired - Lifetime
- 1991-04-19 JP JP3115441A patent/JPH04227568A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0453641B1 (de) | 1997-03-12 |
| EP0453641A3 (ja) | 1995-04-19 |
| DE59010674D1 (de) | 1997-04-17 |
| US5317753A (en) | 1994-05-31 |
| EP0453641A2 (de) | 1991-10-30 |
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Legal Events
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|---|---|---|---|
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