JPH0422016B2 - - Google Patents

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JPH0422016B2
JPH0422016B2 JP56183881A JP18388181A JPH0422016B2 JP H0422016 B2 JPH0422016 B2 JP H0422016B2 JP 56183881 A JP56183881 A JP 56183881A JP 18388181 A JP18388181 A JP 18388181A JP H0422016 B2 JPH0422016 B2 JP H0422016B2
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JP56183881A
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Ansonii Kaadenia Pasukaru
Uoon Randon Toomasu
Uiriamu Myuua Arufuretsudo
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International Business Machines Corp
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International Business Machines Corp
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Publication date
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Publication of JPH0422016B2 publication Critical patent/JPH0422016B2/ja
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/302—Controlling tubes by external information, e.g. programme control

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  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Electron Beam Exposure (AREA)

Description

【発明の詳細な説明】 本発明は集積回路装置を製造する技法に関連
し、更に具体的には高速度で多量のデイジタル・
データを必要とする像パターン領域を形成するた
め高速電子ビームを使用する技法に関する。特に
本発明はチヤンネルを介してパターン・データ記
憶装置ライブラリからもしくは最小のプロセツサ
介入で計算機処理ユニツトから電子ビーム工具
（露出器）へパターン・データを供給し得るデー
タ・インターフエイス・バツフア・システムに関
連する。
電子ビーム露出の使用は多年にわたり集積回路
製造技法のための重要な工具として認識される。
電子ビーム露出技法を使用する初期の試みは代表
的には電子ビーム露出器にデータ及び制御情報を
与えるための全計算機システムを専用する事が必
要とされる。従来技術では電子計算機が電子ビー
ム露出器とそのデータ入力間のインターフエイス
を与えている。露出器及び計算機間のデータ転送
は高度の会話型制御を必要とする。
この様なシステムにとつては単一の半導体ウエ
ハの集積回路パターンを露出するのに１乃至数時
間を要する事もまれではない。これ等の初期のシ
ステムのすべてはビームが小フイールド内でパタ
ーンを追跡する時にデータが電子ビーム露出器に
直列に連続的に供給されるラスタ走査技術に依存
している。より大きな領域を露出するためには、
ウエハもしくは工作片が前に露出されたフイール
ドに隣接するフイールドに機械的にインクレメン
トされるステツプ・アンド・レピート技法を使用
する事が必要であつた。
ラスタ走査ステツプ・アンド・レピート露出技
法に対する１つの改良は米国特許第3900737号に
開示されている。この技法においては、データの
連続流が直列に電子ビーム露出器に印加され、加
工片は連続的にビームの下を移動され、従つて露
出領域の長い条片が与えられている。このシステ
ムに対する代表的パターンのデータ入力制御は、
一対のシフト・レジスタを含み、各々は単一のラ
スタ走査のものに等しいデータ・ビツト容量を有
し、これはデータを供給する計算機からデータを
受取り、電子ビーム露出器に対するデータを転送
するのに交互に使用されている。この様なシステ
ムは予定のパターン・データを含む磁気テープと
計算機間のデータ転送率並びに計算機及びシフ
ト・レジスタ間のデータ転送率によつてスループ
ツトが制限されている。その両者は計算機の直接
制御下にある。
データ転送率の更に改良は、米国特許第
4063103号に開示されている。この特許では計算
機の主コア・メモリは２つの独立セクシヨンに分
割されており、パターン・データは追加のパター
ン・データが磁気デイスクから計算機メモリへ書
込まれている間に１つのセクシヨンからシフト・
レジスタへ書込まれる様になつている。更に改良
されたラスタ走査電子ビーム露出システムは専用
ミニ計算機システムの制御の下にある別個のメモ
リを含むパターン・データ転送システムを開示し
ている。データは要求に基づいて磁気デイスクか
らメモリへ供給され、メモリから電子ビーム露出
器を制御するためのシフト・レジスタを含む直接
記憶装置アクセス・ユニツトへ供給されている。
磁気デイスク及びメモリ間のデータ転送速度は同
量のデータを使用するのに電子ビーム露出器によ
つて必要とされる時間以下であり、従つてパター
ン・データに電子ビーム露出器の連続的流れを保
証する。デイスク記憶装置パターン・データはデ
ータ圧縮を受けて記憶装置のデータの量を減少
し、従つて実効データ−記憶装置データ転送時間
が減少されるので、このシステムに対する最大デ
ータ転送率は毎秒20000000ビツト（20Mビツト）
となる。このデータ率は100×100mm2基板上に２ミ
クロン特徴の集積回路パターンを露出するのに約
１時間を必要とする。
第２の電子ビーム露出技法はベクトル走査技法
と呼ばれ、一般的な特性はT.H.P.Chang著の論
文JapaneseJ.of Appl.Phys.、Vol.16（1977）
Supplement16−１、pp.9〜16に開示されている。
ベクトル走査技術においては、小さな幾何学形
状、通常長方形は露出されるべき表面上の基準点
にまず位置付けた後、電子ビームによつて追跡さ
れている。ベクトル走査技法はパターン・データ
の量を減少する。なんとなればパターンの各サブ
ユニツトに対して長方形の位置、形状及び寸法の
みが必要とされるからである。ステツプ・アン
ド・レピート技法が加工片を１領域から他の領域
に移動させるのに使用される。加工片の各々は多
数の長方形を含み得る。このシステムでは磁気デ
イスク上に最初に記憶されたパターン・データに
対する一時データ記憶パツフアとして32K語コ
ア・メモリを有するIBM1130プロセツサが使用
されている。磁気デイスクからのデータはサイク
ル・スチール・ベースでIBM1130プロセツサの
制御の下に動作する高速記憶アクセス・チヤンネ
ル（SAC）を介してコア・メモリのＡもしくは
Ｂセクシヨンの１つに転送される。即ち、
IBM1130プロセツサは任意のSAC転送中に割込
まれる。コア・メモリからのデータはコア・メモ
リのサイクル時間の割合に等しい転送率即ち一語
当り2.5マイクロ秒で256語の容量を有するキヤツ
シユ・メモリへ転送される。256語をキヤツシ
ユ・メモリへ初期ロードした後データ転送はキヤ
ツシユ語計数がパターン発生器によつて190語に
減少され、この時にキヤツシユ・メモリが再充填
されるまでは行なわれない。データはパターン発
生器によつてキヤツシユから１語当り約0.4マイ
クロ秒でフエツチされ得る。使用される16ビツト
語の場合、最大のデータ転送率は毎秒約40Mビツ
トであり、初期の従来システムの約２倍である。
T.H.P.Chang等の論文“Vector Scan Ｉ、An
Automated Electron Beam System for High
Resolution Lithography”のpp.392〜410は電子
ビーム露出システムの種々の動作パラメータ及び
制限を論じている点で興味あるものである。特に
２つの項目が関連がある。１つは電子ビーム露出
システムのデータ・スループツトが制限されてい
る点であり、他方はビーム・ハードウエアは上述
のシステムのデータ率よりもはるかに高いデータ
で動作し得る点にある。特に、少なく共30MHzか
ら数1000MHzまでのビーム・ステツプ率が達成さ
れ得る。
本発明の目的は毎秒数100Mビツトの程度に極
めて高いデータ・スループツトを有する電子ビツ
ト露出システムのためのデータ・バツフア・イン
ターフエイスを与える。
本発明の目的はシステム内のデータ転送へのプ
ロセツサの関与が大いに減少されるように、プロ
セツサ及びパターン書込み器によつて共有される
データ・バツフアを与える事にある。
本発明の他の目的は代表的な低速のチヤンネ
ル、プロセスもしくは周辺の記憶装置転送率と無
関係に高い記憶装置アクセス速度において動作す
るデータ・バツフアを与える事にある。
本発明の他の目的は複数のアクセス・ポート
（port）を有し、プロセツサから直接データをア
クセスし得るのみならず簡単なチヤンネル互換入
力を介してアクセスでき、データをプロセツサ、
パターン書込み器もしくは他のものに出力を与え
得るデータ・バツフア・インターフエイスを与え
る事にある。
これらの目的はパターン発生器に並列にパター
ン発生用データを与え得る大きな高速メモリを含
むデータ・バツフア・インターフエイスによつて
達成される。チヤンネルに接続されたプロセツサ
によつて開始される独立の読取り及び書込み回路
が独立したバツフア・クロツクに応答する自動記
憶制御のために与えられる。複数のデータ・ソー
ス・ポートがあるので、その任意の１つを利用し
てデータをインターフエイス論理装置の制御の下
にバツフア・インターフエイス・メモリに直接デ
ータを入力する磁気デイスク・システムの如き大
容量記憶装置に結合できる。
従来の電子ビーム・パターン書込みシステムは
Ｉ／Ｏアタツチメント・ポント（チヤンネル）を
介してプロセツサに接続されたプロセツサ・ライ
ブラリ（周辺デイスク・フアイル）中に記憶され
たデータを使用する様に具体化されている。電子
ビーム・パターン書込み器は周辺機器として構成
されたチヤンネルによつてプロセツサに接続され
ている。
パターンの書込み中、パターン（アプリケーシ
ヨン）データはデイスク・ライブラリからその制
御ユニツトを介して、プロセツサへ転送される。
データは記憶されたデータがヘツドとシリンダ境
界に橋渡しされる時に槽遇するデータ率の劣化を
補償するためにバツフアされた。他のチヤンネル
転送がこれに続くが、今度はプロセツサ・バツフ
アからパターン書込み器へ行なわれる。データは
実時間書込み技法によつて形成されるデータ消費
の急増に対して保護するためプロセツサ・バツフ
ア中にバツフアされた。
代表的な遅い周辺装置及びチヤンネル・データ
率を含む長いデータ転送シーケンスと過度のほと
んど100％のプロセツサの介入のために、平均パ
ターン書込み率は、0.8Mバイト／秒以下、代表
的には0.5Mバイト／秒以下に制限された。１バ
イトは９データ・ビツトに等しい。
本発明はプロセツサ及びパターン書込み器によ
つて共有される大容量、高パホーマンス記憶装置
の使用及び高度に革新的なメモリ・インターフエ
イスの使用によつて従来のデータ率の因難性を除
去するより柔軟性の高い新規なデイジタル・パタ
ーン・データ・バツフア具体例を含む。この実施
例は代表的な低速チヤンネルのデータ率でなくメ
モリのアクセス率に匹敵するデータ率を与える。
この方法では従来のシステムに対して５倍以上の
データ率の増強が得られる。
バツフア・インターフエイスはパターン書込み
を支持し得、他方同時にウエハ・データがバツフ
アの容量を超えた時に現存するもがもはや有用で
なくなつたデータを書換える（更新する）。或る
ウエハに対して必要とされるパターンのすべて
は、しかしながら全部バツフア中に含める事はで
きない。第１の場合と異なつて初期ロードの後に
は更新は必要とされない。新しいデータでバツフ
アを完全に初期設定するための十分な時間が各ウ
エハ・ロード時間に与えられる。
種々の大きなパターンを有するウエハは動的ア
プローチを使用して効率的に処理される。パター
ンの書込みはバツフアがウエハ・ロード時間に初
期設定された後に、最初のウエハ位置に対して計
画されたパターンで開始する。予期されたパター
ンがバツフア・インターフエイス中に存在しない
時はこれ等はプロセツサもしくは他のソースから
入力され、再び使用されないもしくは少なく共パ
ターンの予測において顕現していないパターンを
書換えるために使用される。多くの小さなパター
ンもしくは繰返し使用されるより少ない大きなパ
ターンを有する極端な場合において、更新される
必要は大いに減少されるかもしくは除去される。
バツフア中の任意のパターンはデイスク・ライブ
ラリに復帰する必要なくアクセスされ得る。なん
となればパターンは前に記憶されたバツフア位置
から利用可能であるからである。バツフア中に利
用可能なパターンの最大数はバツフアの寸法に正
比例し及び平均パターン寸法に反比例している。
バツフアの利点の大部分はバツフア・インター
フエイスの設計の結果である。これにより重畳さ
れたバツフアの読取り及び書込みが可能となる。
これは２つの別個のただし相互作用的な制御論理
装置の組によつて達成される。これ等の組は別個
の記憶装置アドレス・レジスタ（SAR）、語カウ
ンタ、制御レジスタ等読取り及び書込みに割当て
られたものを含む。これが自己インクレメント
SAR、デクレメントWC（語カウント）及び別個
のメモリ・クロツクの使用、それにプロセツサを
して他のタスクを遂行せしめるために記憶装置中
においてしばしば使用されるパターンを保持しア
クセスする能力による、制御論理装置のプロセツ
サからの独立性である。これによつてシステム制
御装置としてより小さな、より安価なプロセツサ
の使用が可能とされる。例えば、IBMシリー
ズ／１プロセツサが好ましい実施例中で使用され
る。そのバツフアには代替のデータ入力が用意さ
れているので、プロセツの介入を更に減少する。
従つて、プロセツサの主なタスクは制御のタスク
となる。次に計画されたパターンを書込む事は記
憶装置アドレス・レジスタ及び語カウント・レジ
スタを初期設定する問題となり、次いでパターン
書込み器の出力が可能になる。
一般的説明 パターンバツフア・インターフエイスは
IBM3168記憶装置及びこれと関連したインター
フエイス論理装置より成る。IBM3168記憶装置
は倍長語（８バイト）をデータ配列体からフエツ
チし、もしくはこれへ記憶する共通論理装置を含
む。記憶装置は４つの論理記憶装置ユニツト
（LSU）へ分割される。任意の１つのLSUは各々
320ナノ秒毎に選択され得る。記憶装置アクセス
動作は各マシン・サイクル（80ナノ秒）中に異な
るLSUを選択する事によつてオーバラツプされ
得る。
パターン・バツフア・インターフエイスの機能
は読取り／書込みポートからIBM3168記憶装置
を同時に読取り及び書込むための集積ハードウエ
ア及びソフトウエア制御を与える事にある。全部
で５個のポートが存在する。即ち、記憶装置に書
込むための２つ及び読取りのための３つの合計５
個である。２つの書込みポートはプロセツサ
（CPU）１２と、ユーザ（・データ・ソース）１
４である。ユーザ１４は標準のIBMチヤンネル
両立形装置を使用するものと仮定している。書込
みポートは２バイト幅であるが、この事はパター
ン・バツフア・インターフエイスが同様に１、４
もしくは８バイト幅のデータを受入れる様に容易
に再構成され得るようにされる点で入力データへ
の制限とはならない。データ読取りポートもしく
は出力ポートはプロセツサ、チヤンネル及び長方
形発生器を含む。長方形発生器のポートは８バイ
ト幅を持ち、他のポートは２バイト幅を持つ。
ここで図面を参照するに、電子ビーム露出シス
テムは、パターン・バツフア・インターフエイス
１０、制御プロセツサ・ユニツト（CPU）１２、
デイスク記憶フアイルでよいユーザ（・データ・
ソース）１４及びパターン発生器と一般的に呼ば
れる長方形発生器１６を含む。長方形発生器１６
はデイジタル−アナログ変換器１８によつて電子
ビーム露出器もしくは工具２０に結合されてい
る。データ経路は種々のユニツトを相互接続する
幅広い矢印として示されている。各経路には、９
ビツト・データ・バイト単位でデータ幅を表わす
丸で囲まれた数字が記入されている。論理的相互
接続の或るものはパターン・バツフア・インター
フエイス１０の論理サブユニツト間で制御が伝播
される方向を示している。
パターン・バツフア・インターフエイス１０に
は外部のCPU１２もしくはユーザ１４からデー
タ流が与えられ、記憶される。データは２バイト
幅、18ビツトのデータ・バス２２及び２４を介し
てこれらのソースから転送される。インターフエ
イス中に記憶されているデータは要求に応じて長
方形発生器１６へ８バイト、（即ち８×９＝72）
72ビツト幅のバス２６を介して転送される。バス
２６上のデータは電子ビーム露出器によつて走査
される各サブ・パターンの位置、形状及び大きさ
を画定するのに十分なものである。デイジタル・
データはＤ／Ａ変換器１８にバス２８を介して工
具２０を制御するために供給される。位置付け制
御のために使用されるフイード・バツク・デー
タ・ループの如き電子ビーム工具２０の動作の
種々の詳細についての説明は省略する。
パターン・バツフア・インターフエイス１０の
内部には、プロセツサＩ／Ｏアタツチメント３
０、プログラム可能書込み制御回路３２、プログ
ラム可能読取り制御回路３４、入力データ・フア
ンネル（じようご状通路）３６、フオーマツタ３
８、読取り／書込み競合制御装置４０、バツフ
ア・メモリ４２、読取りデータ・バツフア４４、
出力データ・フアンネル４６、誤り及び割込み報
告ユニツト４８及びインターフエイス・バツフ
ア・クロツク５０が存在する。
CPUインターフエイスはCPUデータ／イン・
バス２２及びCPU制御バス５２を含む。バス５
２は書込み及び読取りステータス制御選択のため
のレジスタ群選択線を２本と、解読された時に書
込み制御もしくは読取り制御論理装置内にある４
つのレジスタの選択を可能にするレジスタ選択ビ
ツト線を２本と、書込みストローブ線と、システ
ム・ステータス線及びリセツト線を含む。パター
ン・バツフア・インターフエイス１０の内部タイ
ミングのすべてはバツフア・クロツク５０制御の
下にある。
インターフエイスの読取り及び書込み制御論理
セクシヨンは２組のレジスタ群より成る。第１の
組記憶装置の書込み制御用であり、第２の組は読
取り制御用である。第１の組、第２の組は語カウ
ンタ５４、５４′、制御レジスタ５６、５６′及び
記憶装置アドレス・レジスタ５８、５８′、を含
む。語カウンタ及び記憶装置アドレス・レジスタ
はバツフア・クロツク５０によつて制御される自
己調節レジスタである。語カウンタ５４、５４′、
はデータ転送中にバイト計数をセツトし、データ
転送の終了を決定するための手段である。語カウ
ンタは２倍長語（８バイト）が記憶され、フエツ
チされる度毎にデクレメントされる16ビツト・レ
ジスタである。語カウントのアンダーフロー信号
は語カウントがなくなつた時に発生される。この
動作はプロセツサＩ／Ｏアタツチメント３０を介
してCPU１２へ割込みを戻す。語カウンタの再
初期設定が必要とされる前に全容量までバツフ
ア・メモリ４２に転送され得る。
制御レジスタ５６、５６′は選択可能なメモリ
動作を可能にする。これらはバツフア割込みをマ
スクするため、システムのリセツトを与るため、
読取り／書込みを条件付けるため、そして読取り
および書込みメモリ動作に対するソース及びあて
先をセツト・アツプするために使用される。
記憶装置アドレス・レジスタ５８、５８′はデ
ータが発見もしくは記憶され得るバツフア・メモ
リ４２中のアドレスを指摘する。これらの記憶装
置アドレス・レジスタは各々20ビツトであり自動
的にインクレメントされる。これらは８メガバイ
トまでの２倍長語境界に対する記憶装置のアドレ
スを与える。記憶装置アドレス・レジスタは各記
憶動作もしくはフエツチ動作が要求された後にイ
ンクレメントされる。アドレス用のハードウエア
は１つのLSU中のパターン・データをオーバー
フローするアドレスが次の順序のLSU中のアド
レスに自動的に再指向される様に設計されてい
る。
入力データ・フアンネル３６及びフオーマツタ
３８はパターン・データ選択及びフオーマツト化
を与える。バツフア・メモリ４２に対するパター
ン、データのソースはCPU１２もしくは代替チ
ヤンネル例えばユーザ（データ・ソース）１４の
いずれかから到来する。選択される実際の入力デ
ータ・ポートは書込み制御レジスタ中のビツトに
よつて定義される。選択された入力データは８バ
イトの広い幅のデータ書込みが各書込みサイクル
に対して強制される如くフオーマツト化され得
る。
データのフオーマツト化及び書込み要求の開始
は書込み制御論理６０によつて制御される。
パターン・バツフア・インターフエイス中の読
取り制御論理６２、書込み制御論理６０、読取
り／書込み競合制御装置４０は次のデータ転送に
対して必要とされる制御信号を与える。
バツフア・メモリ４２へ書込む時のCPUも
しくはユーザ入力データを２バイトから８バイ
トにフオーマツト化すデータ転送。
プロセツサもしくは任意のチヤンネル型装置
に読戻す時の８バイトからの２バイトに狭隘化
するデータ転送。
長方形発生器への８バイトのままのデータ転
送。
読取り／書込みデータ率はモデル168記憶装置
の場合には、80ナノ秒であるバツフア・メモリ４
２のアクセス時間によつてのみ制御される。この
データ率は動作の４通路インターリーブ・モード
を仮定している。
インターフエイスの制御のための読取り／書込
み競合は読取り／書込みクロツクによつて解決さ
れる。読取りもしくは書込み動作が進行中である
として、読取り／書込み競合制御装置４０は中断
中の記憶要求の一方のサービスを可能とするクリ
ア信号を現行の要求がもどすまで到来する読取り
もしくは書込み要求の一方もしくは両方をスタツ
クする。
データ出力は、使用される読取りデータ構造に
依存して、８バイトもしくは２バイト幅になる。
長方形発生器１６の時は、データは８バイト幅で
ある。読取りデータ・バツフア４４は１ビツトの
深さの８バイト幅であり、すべての読取りデー
タ・ポートにサービスする。フアンネル４６によ
つてCPUもしくはユーザ１４へ送られる２バイ
トのデータは読取りデータ・バツフア４４から順
次に取出される。この競合制御装置は前の８バイ
トが１時に２バイトずつアンネル４６を介して
CPUもしくはユーザへ結合された２バイトは幅
のポートの一方へ転送された後に新しい８バイト
の読取りを開始する。ユーザ１４もしくは長方形
発生器１６への書込みは開始後のCPUの介入と
独立している。
誤り及び割込み報告ユニツト４８はこの様な誤
りが通常のランニング・モード中に明らかになつ
た時、もしくはこれ等が診断モードにある場合の
時の様に強制される時にはバツフア・メモリ４２
及びパターン・バツフア・インターフエイス１０
からのデータの誤り及びバツフア・メモリのアド
レスの誤りを収集する。これらの誤りは次いで適
切な割込みを介してプロセツサＩ／Ｏアタツチメ
ント３０へ提示される。CPU制御バス５２を介
して、データ及びアドレス誤りは診断のために
CPUへ読み戻される。
プロセツサＩ／Ｏアタツチメント３０はメモリ
制御レジスタ５６，５６′をロードしたり、バツ
フア・メモリ４２の読取りもしくは書込みに必要
とされる選択された数の制御信号をCPU又はユ
ーザ入力を介してパターン・バツフア・インター
フエイス１０に与える。このアタツチメントは同
様にパターン・バツフア・インターフエイス割込
みをスタツクする。
パターン・バツフア・インターフエイス全体を
通して、使用されるレジスタの寸法はパターン・
バツフア・インターフエイスに接続される周辺装
置によつて支配される。この特定のシステム設計
中に使用されるレジスタの寸法はもし必要とされ
るならば多くの異なるデータ・フオーマツトを収
容する様に修正される。新しいレジスタの寸法は
新しいシステム・アーキテクチユアによつて支配
される。
一般的バツフア動作 データを書込みポート（例えばCPU１２又は
ユーザ１４）からパターン・バツフア・インター
フエイス１０に書込むためにはメモリ制御レジス
タ５６の初期設定及び記憶装置サイクリングを必
要とする。初期設定の処理の第１番目は語カウン
タ５４に記憶装置中に記憶さるべき２倍長語の数
をまず設定し、２番目に記憶装置アドレス・レジ
スタ５８中に記憶さるべきデータの開始アドレス
を設定し、３番目に制御レジスタ５６を遂行さる
べき適切な動作のみならず動作のための任意の条
件を設定する。初期設定が完了すると、プロセツ
サ１２もしくはチヤンネル・ユーザ１４は制御を
パターン・バツフア・インターフエイス１０に移
し、ハードウエアはバツフア・クロツクの制御の
下でデータ転送のためのサイクリング・モードに
なる。IBMシリーズ／１プロセツサの例では、
各サイクルは２バイトのデータをフアンネル３６
を通して転送する。入力データは８バイトにフオ
ーマツト化され、この時書込み要求がパターン・
バツフア・インターフエイス１０の書込み制御論
理ユニツト６０へなされる。書込みクロツク信号
の出現に基づいて、「書込み開始」が競合制御装
置４０によつてバツフア記憶装置４２に与えられ
る。この時バツフア・メモリ４２の論理装置は書
込み要求のためのデータ及び記憶装置アドレスを
ラツチ・アツプする。このデータ及び記憶装置ア
ドレスの誤りがチエツクされる。次いでデータは
指定されたアドレスの位置に記憶される。書込み
要求の終りに、語カウンタ５４はデクレメントさ
れ、記憶装置アドレス・レジスタ５８がインクレ
メントされる。誤りがなかつたと仮定すると、こ
のプロセスは語カウンタ５４が完了するまで連続
し、完了した時点で、データ転送は停止し、割込
みがプロセツサＩ／Ｏアタツチメント３０を介し
てCPU１２に戻される。
バツフア・メモリ４２からCPU１２もしくは
ユーザ１４へデータを読取つてもどすには、書込
みの時と同じ初期設定及びサイクリングを必要と
する。データはまず８バイトのデータを、読取り
データ・バツフア４４に読出す事によつていずれ
かのポートに移動される。次いでデータは、読取
りデータ・バツフアから２バイト・インクレメン
ト分取出され、適切な読取りポートへ指向され
る。読取りデータ・バツフア４４からのデータを
順次にステアリングする過程は読取り制御６２に
よつて制御される。読取／書込み競合制御装置４
０の出力はフアンネル４６へのセレクタ入力とし
て働き、フアンネル４６の入力は読取りデータ・
バツフア４４の出力へ接続されている。
データの２倍長語が読取りデータ・バツフア４
４から読出された後（各４つ目のプロセツサもし
くはユーザ読取りサイクル毎に）、読取り要求が
読取り／書込み競合制御装置４０に提示される。
この要求は任意の処理中のバツフア・メモリ４２
の要求の未決のものをラツチ・アツプする。もし
バツフア・メモリ４２要求の未決のものがなけれ
ば、読取り要求は読取りクロツクの最初の発生に
基づいて開始する。読取り要求が開始された後、
フエツチさるべきデータのアドレスのパリテイが
検査され、次いでバツフア・メモリ４２に送られ
る。
フエツチ動作にはデータ検査が続く。LSUサ
イクル時間の終りに（読取りの開始後320n秒）、
フエツチされたデータは次いで読取りデータ・バ
ツフア４４へラツチされる。この時データはフア
ンネル４６でも利用可能となり、再びユーザ１４
もしくはCPU１４へ送ることが可能になる。こ
のプロセスは、読取り語カウンタ５４′がアンダ
ーフローするまで続けられて、データ転送の終了
を知らせ、割込みをCPUに戻す。
長方形発生器１６に読取られたとしても、その
初期設定のプロセスは変らない。長方形発生器が
発生する各読取りサイクルは読取りデータ・バツ
フア４４への読取り要求を生ずる。再びデータは
記憶装置サイクル期の終りにおいて読取りデー
タ・バツフア４４へラツチされる。長方形発生器
１６への各データ転送は８バイト幅である。
読取りデータ・バツフア４４から長方形発生器
１６へのデータの転送は記憶装置サイクル中のク
ロツク時間もしくは長方形発生器からの信号の関
数である。長方形発生器からの読取り要求は長方
形発生器がパターン・データを使用している率に
よつて続けられる。再び読取り語カウンタ５４′
のアンダーフローはデータ転送を終了し、適切な
中断をCPUに送る。
代表的な低速チヤンネル、CPUもしくは周辺
記憶装置のデータ率とは独立したデータ・バツフ
アが説明された。上述の如き構造のデータ・バツ
フアは320ナノ秒当り８バイトもしくは毎秒当り
24Mバイトのデータ率でパターン発生器を動作さ
せる。この率は毎秒216ビツトと等価であり、従
来装置で可能であつたよりも速く、電子ビーム露
光器で使用可能な速さである。
【図面の簡単な説明】
図は種々の素子の相互接続を含む電子ビーム露
出システムの実施例の図である。 １０……パターン・バツフア・インターフエイ
ス、１２……CPU、１４……ユーザ・データ・
ソース、１６……長方形発生器、１８……Ｄ／Ａ
変換器、２０……電子ビーム露出器。

Claims (1)

  1. 【特許請求の範囲】 １ デイジタル形の集積回路パターン・データが
    記憶された大容量記憶装置１４と、制御プロセツ
    サ１２と、電子ビーム露出器２０と、上記電子ビ
    ーム露出器に結合されたパターン発生器１６と、
    上記大容量記憶装置及び上記制御プロセツサを上
    記パターン発生器に相互接続するパターン・バツ
    フア・インターフエイス１０とを含む、集積回路
    パターン形成のための電子ビーム露出システムに
    おいて、上記パターン・バツフア・インターフエ
    イス１０は、 アドレス信号及び読取り／書込み制御信号に応
    答して特定単位（例えばバイト単位）のパター
    ン・データを記憶するためのバツフア・メモリ４
    ２と、 上記制御プロセツサが与えるアドレス信号及び
    制御信号に応答して、上記大容量記憶装置及び上
    記制御プロセツサからのアドレス可能な複数単位
    （例えば複数バイト）のデータを、上記バツフ
    ア・メモリ中の複数位置へ自動転送するのを制御
    する書込み制御回路３２と、 上記制御プロセツサによつて与えられるアドレ
    ス信号、並びに上記制御プロセツサ及び上記パタ
    ーン発生器によつて与えられる制御信号に応答し
    て、上記バツフア・メモリ中に記憶されているア
    ドレス可能な、上記複数単位のパターン・データ
    を、上記パターン発生器、上記制御プロセツサ及
    び上記大容量記憶装置のうちの任意のものへ自動
    転送するよう制御する読取り制御回路３４と、 上記パターン・バツフア・インターフエイス内
    のデータ転送のタイミングを制御するためのバツ
    フア・インターフエイス・クロツク装置とを備
    え、 上記の書込み制御回路及び読出し制御回路は、
    制御プロセツサが与えるアドレス信号及び制御信
    号に対して夫々独立的に応答しうるようにしたこ
    とにより、上記バツフア・メモリへのデータ読み
    書きに対する制御プロセツサの関与を減少させた
    ことを特徴とする電子ビーム露出システム。
JP56183881A 1980-12-24 1981-11-18 Pattern buffer interface for electron beam exposure system Granted JPS57114234A (en)

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JPS57114234A JPS57114234A (en) 1982-07-16
JPH0422016B2 true JPH0422016B2 (ja) 1992-04-15

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EP (1) EP0054615B1 (ja)
JP (1) JPS57114234A (ja)
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5821422B2 (ja) * 1980-12-26 1983-04-30 株式会社東芝 荷電ビ−ム露光装置
JPS57180128A (en) * 1981-04-30 1982-11-06 Toshiba Corp Equipment for electron beam exposure
JPS57208132A (en) * 1981-06-17 1982-12-21 Toshiba Corp Electron-beam exposure apparatus
US4641252A (en) * 1981-10-01 1987-02-03 Toshiba Kikai Kabushiki Kaisha Electron beam drawing control system
JPS5958586A (ja) * 1982-09-28 1984-04-04 Toshiba Mach Co Ltd マスクの検査方法および装置
US4482810A (en) * 1982-09-30 1984-11-13 Storage Technology Partners Electron beam exposure system
US4573141A (en) * 1984-04-12 1986-02-25 General Electric Company Memory interface for communicating between two storage media having incompatible data formats
US4922416A (en) * 1984-12-14 1990-05-01 Alcatel Usa, Corp. Interface device end message storing with register and interrupt service registers for directing segmented message transfer between intelligent switch and microcomputer
US4918597A (en) * 1984-12-14 1990-04-17 Alcatel Usa Corp. Adaptive interface for transferring segmented message between device and microcomputer on line division multiplexed bus
US4698509A (en) * 1985-02-14 1987-10-06 Varian Associates, Inc. High speed pattern generator for electron beam lithography
US4718019A (en) * 1985-06-28 1988-01-05 Control Data Corporation Election beam exposure system and an apparatus for carrying out a pattern unwinder
US4837447A (en) * 1986-05-06 1989-06-06 Research Triangle Institute, Inc. Rasterization system for converting polygonal pattern data into a bit-map
JPH0744567B2 (ja) * 1986-08-27 1995-05-15 日産自動車株式会社 通信インタ−フエイス装置
JPH01237864A (ja) * 1988-03-18 1989-09-22 Fujitsu Ltd Ｄｍａ転送制御装置
JPH0752403B2 (ja) * 1988-09-05 1995-06-05 株式会社日立製作所 データ転送方法及びその装置
US5123092A (en) * 1988-10-21 1992-06-16 Zenith Data Systems Corporation External expansion bus interface
JPH0795269B2 (ja) * 1988-11-04 1995-10-11 富士通株式会社 命令コードのデコード装置
US5434795A (en) * 1990-01-11 1995-07-18 Fujitsu Limited Method of forming pattern having optical angle in charged particle exposure system
JP2501726B2 (ja) * 1991-10-08 1996-05-29 インターナショナル・ビジネス・マシーンズ・コーポレイション コンピュ―タ・イメ―ジ生成装置及びデ―タ減縮方法
US5752216A (en) * 1994-07-06 1998-05-12 Dimensions International, Inc. Non-intrusive data interface system for air traffic control
US5909658A (en) * 1996-06-18 1999-06-01 International Business Machines Corporation High speed electron beam lithography pattern processing system
DE19830625B4 (de) * 1998-07-09 2008-04-03 Robert Bosch Gmbh Digitale Schnittstelleneinheit
JPWO2008120434A1 (ja) * 2007-03-28 2010-07-15 パナソニック株式会社 復号化回路、復号化方法、符号化回路及び符号化方法
EP2141559B1 (fr) * 2008-07-01 2011-12-07 EM Microelectronic-Marin SA Montre munie d'un boîtier de commande d'un moteur électrique

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5493364A (en) * 1977-12-30 1979-07-24 Fujitsu Ltd Exposure system for electron beam
JPS558004A (en) * 1978-06-30 1980-01-21 Hitachi Ltd Electronic beam deviation control device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3575588A (en) * 1968-09-09 1971-04-20 Ibm Electron beam circuit pattern generator for tracing microcircuit wire patterns on photoresist overlaid substrates
US3587044A (en) * 1969-07-14 1971-06-22 Ibm Digital communication system
US4120583A (en) * 1970-12-28 1978-10-17 Hyatt Gilbert P High registration photomask method and apparatus
US3820894A (en) * 1970-12-28 1974-06-28 G Hyatt Apparatus and method for producing high registration photo masks
US3644700A (en) * 1969-12-15 1972-02-22 Ibm Method and apparatus for controlling an electron beam
US3634828A (en) * 1970-08-26 1972-01-11 United Aircraft Corp Graphical data processing apparatus
US3742289A (en) * 1970-10-30 1973-06-26 Mobil Oil Corp Video display system creating both horizontal and vertical sync pulses from the disc time track
US3815094A (en) * 1970-12-15 1974-06-04 Micro Bit Corp Electron beam type computer output on microfilm printer
US3924113A (en) * 1973-06-08 1975-12-02 Ibm Electron beam registration system
US3900737A (en) * 1974-04-18 1975-08-19 Bell Telephone Labor Inc Electron beam exposure system
US4063103A (en) * 1975-04-11 1977-12-13 Tokyo Shibaura Electric Co., Ltd. Electron beam exposure apparatus
JPS5511303A (en) * 1978-07-10 1980-01-26 Chiyou Lsi Gijutsu Kenkyu Kumiai Electron-beam exposure device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5493364A (en) * 1977-12-30 1979-07-24 Fujitsu Ltd Exposure system for electron beam
JPS558004A (en) * 1978-06-30 1980-01-21 Hitachi Ltd Electronic beam deviation control device

Also Published As

Publication number Publication date
JPS57114234A (en) 1982-07-16
DE3165560D1 (en) 1984-09-20
EP0054615B1 (en) 1984-08-15
EP0054615A1 (en) 1982-06-30
US4387433A (en) 1983-06-07

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