JPH04213988A - 伝送符号器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、伝送符号器、特にテ
レビジョン電話・会議システムに用いられるビデオコー
デックに好適な伝送符号器に関する。

【０００２】

【従来の技術】テレビジョン電話・会議システムの端末
装置には図７に示されるようなビデオコーデック５０が
用いられており、このビデオコーデック５０は図７に示
されるようにビデオ符号器５３とビデオ復号器５４から
構成されている。

【０００３】ビデオ符号器５３では、前段に配されてい
るビデオ入出力機器〔図示せず〕から端子５１を介して
供給されるビデオ信号に対し、ＣＣＩＴＴ勧告Ｈ．２６
１〔以下、単に勧告と称する〕で規定される符号化を行
なった後、符号化したデータをビットシリアルで端子５
２を介して出力するものである。即ち、ビデオ信号符号
器５４にて動き補償、フレーム間予測等の処理を施した
後に、ＤＣＴ、量子化等を施して変換係数ＴＣを形成し
、伝送符号器５５にて変換係数ＴＣを符号化するもので
ある。尚、図６中、伝送復号器、バッフアメモリ、ビデ
オ信号多重化復号器、情報源復号器等からなるビデオ復
号器５４については説明を省略する。

【０００４】このビデオ符号器５３では、以下の単位に
て符号化がなされている。ビデオ信号の各フレームはグ
ループ・オブ・ブロック〔以下、単にＧＯＢと称する〕
に分割される。

【０００５】ＧＯＢは、図８に示されるようにＣＩＦフ
レームでは（１／１２）　フレームに相当し、図９に示
されるようにＱＣＩＦフレームでは（１／３）フレーム
に相当する。また、上述のＧＯＢは、図１０に示される
ように３３個のマクロブロックＭＢに分割される。

【０００６】各マクロブロックＭＢは、図１１に示され
るように１６画素×１６ラインを有し８画素×８ライン
に４分割されている輝度信号のブロックＢＹ１〜ＢＹ４
と、この輝度信号と空間的に対応し図１２及び図１３に
示される８画素×８ラインの色差信号のブロックＢＣＲ
　、ＢＣＢ　から構成される。

【０００７】上述の各ブロックＢＹ、ＢＣＲ　、ＢＣＢ
　のデータは、図１４に示されるように６４バイト単位
で伝送される変換係数ＴＣと、それに続いて伝送されブ
ロックの終了を示すエンド・オブ・ブロック符号〔以下
、単にＥＯＢと称する〕から構成される。上述のブロッ
クＢＹ、ＢＣＲ　、ＢＣＢの伝送順序は輝度信号のブロ
ックＢＹ、色差信号のブロックＢＣＲ　、ＢＣＢ　の順
序とされる。

【０００８】上述のブロックＢＹ、ＢＣＲ　、ＢＣＢ　
の夫々は、図１５にて示されるように８画素×８ライン
からなる６４個の変換係数ＴＣから構成されており、こ
の量子化された変換係数ＴＣは図１１矢示に示される数
字の順序にて伝送される。

【０００９】伝送符号器５５では、変換係数ＣＴから第
１及び第２の特性値が形成される。即ち、第１の特性値
は図１５に示される数字の順序にて伝送する際に、連続
する零の数〔以下、ランと称する〕Ｒであり、第２の特
性値は上述のランＲに続く零以外の値〔以下、レベルと
称する〕ＬＶである。

【００１０】図１６の構成に於いて、特性値生成部６１
では端子６０から供給される固定長の変換係数ＴＣに基
づいてランＲとレベルＬＶの２つの特性値が形成される
。このランＲ及びレベルＬＶは、アドレスデータとして
変換用メモリ６２に供給される。

【００１１】ランＲ及びレベルＬＶの値の組み合わせに
対応する可変長コードが勧告で規定されている場合には
、この可変長コードと、この可変長コードの有効ビット
数を表す有効ビット長データとからなる可変長符号デー
タが変換用メモリ６２から出力される。また、若し、ラ
ンＲ及びレベルＬＶの値の組み合わせに対応する可変長
コードが勧告に規定されていない場合にはエスケープコ
ード〔以下、ＥＳＣとする〕と称される６ビットの識別
コードと、６ビットのランＲと、８ビットのレベルＬＶ
と、５ビットの有効ビット長データとからなる２５ビッ
トの固定長符号データが変換用メモリ６２から出力され
る。

【００１２】そして、出力された可変長符号データ或い
は固定長符号データは、端子６３、ビデオ符号器５３内
のバッフアメモリ５６を介し所定のタイミングにて端子
５２から出力される。

【００１３】

【発明が解決しようとする課題】上述の従来技術に於い
て、勧告で規定されている可変長コードは僅かに６２通
りであり、ランＲ及びレベルＬＶの組み合わせ〔２１４
〕の内、その殆ど〔２１４−６２≒１６キロワード〕は
エスケープコードＥＳＣの付される固定長符号データの
ために利用されるものであり、集積回路化する場合、か
なりの無駄なメモリ領域が必要になるという問題点があ
った。

【００１４】従って、この発明の目的は、勧告に規定さ
れている可変長の変換データのみをメモリに格納するこ
とで、メモリの容量を小さくし得る伝送符号器を提供す
ることにある。

【００１５】

【課題を解決するための手段】この発明では、係数デー
タの第１の特性値及び第２の特性値に基づいて、係数デ
ータに対応する変換データが存在するか否かを判定する
判別手段と、係数データに対応する変換データを連続的
に格納する記憶手段と、係数データの第１の特性値の積
算値に、第２の特性値を加算して記憶手段に於ける変換
データのアドレスを出力するアドレス発生手段とを備え
た構成としている。

【００１６】

【作用】係数データが供給されると、アドレス発生手段
では係数データの第１の特性値の積算値に第２の特性値
を加算して記憶手段のアドレスが形成され、このアドレ
スに基づいて変換データが出力される。また、一方では
、係数データの変換データが記憶手段に格納されていな
いとしてエスケープコードの付された固定長符号データ
が形成され出力される。

【００１７】係数データが供給される時、判別手段では
係数データから得られる第１の特性値及び第２の特性値
に基づいて、係数データに対応する変換データが存在す
るか否かが判定される。そして、もし係数データに対応
する変換データが存在する場合には、判別手段の制御に
よって、記憶手段から出力された変換データを含む可変
長符号データが選択され、また、係数データに対応する
変換データが存在しない場合にはエスケープコードの付
された固定長符号データが選択される。

【００１８】

【実施例】以下、この発明の一実施例について図１乃至
図６を参照して説明する。図１は伝送符号器の要部の構
成を示す図である。図１の構成に於いて、変換係数ＴＣ
が端子１を介して特性値生成部２に供給され、この特性
値生成部２にて上述の変換係数ＴＣが、第１の特性値で
ある６ビットのランＲと、第２の特性値である８ビット
のレベルＬＶに変換される。

【００１９】上述のランＲは可変長符号存在判定ロジッ
ク回路〔以下、ロジック回路と称する〕４に供給される
と共に、可変長符号生成部５を構成し後述の積算値ｎを
生成する積算値形成回路６と、固定長符号生成部７に供
給される。尚、上述の積算値形成回路６はメモリに積算
値ｎをテーブルとして格納することも可能である。

【００２０】上述のレベルＬＶはロジック回路４に供給
されると共に、可変長符号生成部５を構成している加算
器８及び極性分離回路１５、そして、固定長符号生成部
７に供給される。

【００２１】ロジック回路４では、ランＲとレベルＬＶ
の組み合わせに対応する可変長コードが勧告で規定され
ているか否かが判別される。若し存在している場合には
メモリ９及び極性分離回路１５から出力される可変長符
号データを選択すべく、例えば、ハイレベルのスイッチ
制御信号ＳＳＷがスイッチ回路１０に供給される。また
、存在していない場合には固定長符号生成部７から出力
される固定長符号データを選択すべく、例えば、ローレ
ベルのスイッチ制御信号ＳＳＷがスイッチ回路１０に供
給される。

【００２２】可変長符号生成部５では以下のようにして
可変長符号データが生成される。極性分離回路１５では
、図５に示されるレベルＬＶの８ビット固定長符号に於
けるＭＳＢを取出してサインビットＳＢとする。このサ
インビットＳＢがスイッチ回路１０の端子１０ａに供給
される。

【００２３】積算形成回路６では、アドレスＡＤを求め
る際の始点となりランＲに対応して定められている積算
値ｎが保持されている。積算値形成回路６では、供給さ
れるランＲの値に対応して積算値ｎが加算器８に供給さ
れる。

【００２４】以下、可変長コードとアドレスＡＤを求め
るに際しての考え方を説明する。図２及び図３には、勧
告で規定されているランＲとレベルＬＶの組み合わせの
内、６２通りの組み合わせに対応する可変長コードが示
されている。この可変長コードは、発生頻度の高いもの
が選択的に規定されている。図２及び図３の可変長コー
ドに於いて、“１ｓ”は最初の係数データの場合のコー
ドであることを意味しており、また、“１１ｓ”は２番
目の係数データの場合のコードであることを意味してい
る。また、最後のビット“ｓ”はレベルＬＶの正負を示
し、“０”は正、“１”は負である。

【００２５】後述するようにメモリ９には勧告に規定さ
れている６２通りの有効ビット長データ及び可変長コー
ドが先頭アドレスから連続して格納されている。そこで
、各可変長コードを正確に出力するため、各可変長コー
ドのアドレスＡＤを検索するキーが必要になる。この一
実施例では、アドレスＡＤを検索するキーとして、ラン
Ｒの積算値ｎとレベルＬＶの和が用いられており、この
積算値ｎが図６中、最右欄に記載されている。図５には
勧告に規定されている可変長コードの存在の有無が示さ
れている。可変長コードが規定されている場合には“１
”が付されることによって示され、また、可変長コード
が規定されていない場合には空白によって示されている
。

【００２６】図５に於いて、積算値ｎは、各ランＲの行
に於いて付されている“１”の合計値、即ち、可変長コ
ードの存在するレベルＬＶの件数である。この積算値ｎ
はアドレスＡＤの始点とされ、またレベルＬＶは始点か
らのオフセットとされる。従って、第１行目のランＲ０
に対応する積算値ｎが“０”とされ、この第１行目のラ
ンＲ０に於ける積算値ｎ（＝１５）が、第２行目のラン
Ｒ１の積算値ｎ１（＝１５）とされる。

【００２７】アドレスＡＤは、例えば、アドレスＡＤの
始点としてのランＲの積算値ｎに、オフセットとしての
レベルＬＶの値を加算することによって求めることがで
きる。例えば、図５に於いて、ランＲの値が“７”、レ
ベルＬＶの値が“２”である場合〔以下、このような組
み合わせの表示を（７，２）と表す〕、ランＲの積算値
ｎ（＝３９）であることからアドレスＡＤは（３９＋２
＝４１）として求められる。

【００２８】前記図１の構成に於いて、加算器８では、
ランＲの積算値ｎとレベルＬＶの値が加算され、メモリ
９のアドレスＡＤが決定される。このアドレスＡＤはメ
モリ９に供給される。

【００２９】メモリ９は、上述の６２通りの可変長コー
ド及び、各可変長コードの有効ビット長データが先頭の
１番地から格納されている。記録されている各コード或
いはデータの語長は、１コード当たり１ワード（１６ビ
ット）であり、この１ワードの構成はサインビットを含
む可変長コードが１２ビット、有効ビット長データが４
ビットである。このため、メモリ９の容量は６２ワード
とされている。

【００３０】このメモリ９からは、上述のアドレスＡＤ
に格納されている可変長コード及び有効ビット長データ
がスイッチ回路１０の端子１０ａに出力される。尚、こ
のメモリ９は、図示せぬも他のメモリと兼用することも
可能であり、この場合には所要のメモリ領域を小さくす
ることができる。

【００３１】そして、スイッチ回路１０の端子１０ａ側
では、メモリ９から供給された有効ビット長データ及び
可変長コードのＬＳＢ側に、極性分離回路１５から供給
されたサインビットＳＢが付加されて可変長符号データ
が構成される。

【００３２】一方、固定長符号生成部７では以下のよう
にして固定長符号データが生成される。固定長符号生成
部７では、上述の可変長コードの存在の有無に係わらず
、図３に示されるエスケープコードＥＳＣにランＲ（６
ビット）とレベルＬＶ（８ビット）が付加されて２０ビ
ットの固定長符号データが形成され、この固定長符号デ
ータがスイッチ回路１０の端子１０ｂに出力される。

【００３３】ランＲの値に対応する６ビットの固定長コ
ードの詳細が図４に示され、また、レベルＬＶの値に対
応する８ビットの固定長コードの詳細が図５に示されて
いる。この図５に示される固定長コードの先頭のビット
は極性を表わすサインビットＳＢであり、例えば、“１
”が負、“０”が正とされている。このサインビットＳ
Ｂが図２及び図３の可変長コードのＬＳＢにある“ｓ”
に代入される。

【００３４】スイッチ回路１０では、上述のロジック回
路４から供給されるスイッチ制御信号ＳＳＷによって制
御がなされる。例えば、スイッチ制御信号ＳＳＷがハイ
レベルの場合にはランＲとレベルＬＶに対応する可変長
コードの存在することが確認されているため、端子１０
ａ、１０ｃを接続して可変長符号データが選択されて端
子１１から出力され次段の回路ブロックに供給される。 また、スイッチ制御信号ＳＳＷがローレベルの場合には
供給されるランＲとレベルＬＶに対応する可変長コード
が存在しないことが確認されているため、端子１０ｂ、
１０ｃを接続して固定長符号生成部７から出力される固
定長符号データが選択され、端子１１から出力されて次
段の回路ブロックに供給される。

【００３５】次いで、可変長符号化データを出力する例
、ランＲ（＝０）、レベルＬＶ（＝２）について説明す
る。上述のランＲ（６ビット）とレベルＬＶ（８ビット
）がロジック回路４に供給されると、ロジック回路４で
はランＲとレベルＬＶの組み合わせに対応する可変長コ
ードが勧告で規定されているか否かが判別される。図６
より、ランＲ（＝０）、レベルＬＶ（＝２）に対応する
可変長コードが存在することが確認され、従って、ハイ
レベルのスイッチ制御信号ＳＳＷがスイッチ回路１０に
供給される。

【００３６】また、ランＲ（＝０）が積算値形成回路６
及び固定長符号生成部７に供給され、積算値ｎ（＝０）
が加算器８に供給される。そして、レベルＬＶ（＝２）
が加算器８、極性分離回路１５及び固定長符号生成部７
に供給される。

【００３７】加算器８では、ランＲとレベルＬＶの値の
加算がなされアドレスＡＤが決定される。即ち、アドレ
スＡＤ（＝０＋２）が得られ、このアドレスＡＤがメモ
リ９に供給される。

【００３８】メモリ９からは、上述のアドレスＡＤに格
納されている可変長コード“０１００”　及び、有効ビ
ット長データ〔この例では４ビット〕が出力される。

【００３９】また、上述の極性分離回路１５からは、レ
ベルＬＶ（＝２）なので、サインビットＳＢ（＝０）が
出力される。そして、上述の有効ビット長データ及び可
変長コードのＬＳＢ側にサインビットＳＢ（＝０）が付
加されて可変長符号データが形成され、パラレルでスイ
ッチ回路１０の端子１０ａに供給される。

【００４０】一方、固定長符号生成部７では、エスケー
プコードＥＳＣにランＲ（６ビット）とレベルＬＶ（８
ビット）とが付加され、同様にしてパラレルでスイッチ
回路１０の端子１０ｂに供給される。

【００４１】スイッチ回路１０では、上述のスイッチ制
御信号ＳＳＷに従って可変長符号データを選択し、次段
の回路ブロックに供給する。

【００４２】次いで、固定長符号化データを出力する例
、ランＲ（＝２）、レベルＬＶ（＝８）の例について説
明する。上述のランＲ（＝２）とレベルＬＶ（＝８）と
がロジック回路４に供給されると、このロジック回路４
ではランＲとレベルＬＶの組み合わせに対応する可変長
コードが勧告で規定されているか否かが判別される。 図６よりランＲ（＝２）、レベルＬＶ（＝８）に対応す
る可変長コードは存在しないことが確認され、従って、
ローレベルのスイッチ制御信号ＳＳＷがスイッチ回路１
０に供給される。

【００４３】また、ランＲ（＝２）が積算値形成回路６
及び固定長符号生成部７に供給され、積算値ｎ（＝２２
）が加算器８に供給される。そして、レベルＬＶ（＝８
）が加算器８、極性分離回路１５及び固定長符号生成部
７に供給される。

【００４４】加算器８では、ランＲとレベルＬＶの値の
加算がなされアドレスＡＤが決定される。即ち、アドレ
スＡＤ（＝２２＋８）が得られ、このアドレスＡＤがメ
モリ９に供給される。

【００４５】メモリ９からは、上述のアドレスＡＤに格
納されている有効ビット長データ及び可変長コードが出
力される。そして、上述の有効ビット長データ及び可変
長コードのＬＳＢ側にサインビットＳＢが付加されて可
変長符号データが形成され、パラレルでスイッチ回路１
０の端子１０ａに供給される。

【００４６】一方、固定長符号生成部７では、エスケー
プコードＥＳＣ〔“００００　　０１”〕にランＲ〔“
００　　００１０”〕及びレベルＬＶ〔“００００　　
１０００”〕が付加され、パラレルでスイッチ回路１０
の端子１０ｂに供給される。

【００４７】スイッチ回路１０では、上述のスイッチ制
御信号ＳＳＷに従って固定長符号データを選択し、次段
の回路ブロックに供給する。

【００４８】このように、勧告に可変長コードが規定さ
れている場合には、メモリ９を用いて形成された可変長
符号データが選択され、また、勧告に可変長コードが規
定されていない場合には、固定長符号生成部７にて形成
される固定長符号データが選択されるので、可変長コー
ドを格納するメモリ９の容量を小さくすることができ、
或いはメモリ９のメモリ領域を無駄なく効率的に使用す
ることができる。また、メモリ９からは、例えば、１６
ビットで規定されている有効ビット長データ及び可変長
コードに基づいて可変長符号データを生成すると共に、
固定長符号生成部７にて２０ビットの固定長符号データ
をも生成させ、その一方を選択するようにしているので
、従来に比して処理を高速化することができる。

【００４９】この一実施例では、レベルＬＶからサイン
ビットＳＢを分離すると共に、このサインビットＳＢを
メモリ９から出力される有効ビット長データ及び可変長
コードに付加して可変長符号化データを形成しているが
、これに限定されるものではなく、例えば、上述の可変
長符号データ自体をメモリ９に格納することも可能であ
る。但し、この場合には、新たなランＲの積算値ｎを求
めることと、アドレスＡＤを求める際にランＲの積算値
ｎにレベルＬＶの値及びサインビットＳＢの値を加算す
ることが必要である。尚、新たなランＲの積算値ｎは上
述の一実施例と同様の考え方で容易に求めることができ
る。

【００５０】

【発明の効果】この発明に係る伝送符号器によれば、係
数データが供給される時、判別手段では係数データから
得られる第１の特性値及び第２の特性値に基づいて、係
数データに対応する変換データが存在するか否かが判定
され、もし係数データに対応する変換データが存在する
場合には、記憶手段から出力された変換データを含む可
変長符号データが選択され、また、係数データに対応す
る変換データが存在しない場合にはエスケープコードの
付された固定長符号データが選択されるので、可変長の
変換データを格納するメモリの容量を小さくすることが
でき、或いはメモリのメモリ領域を無駄なく効率的に使
用できるという効果がある。また、可変長符号データと
固定長符号データとを並列に生成させ、可変長コードが
勧告に規定されているか否かによって一方を選択するよ
うにしているので、処理を高速化することができるとい
う効果がある。

【図面の簡単な説明】

【図１】伝送符号器のブロック図である。

【図２】可変長コードを示す略線図である。

【図３】可変長コードを示す略線図である。

【図４】ランの６ビット固定長符号を示す略線図である
。

【図５】レベルの８ビット固定長符号を示す略線図であ
る。

【図６】ラン、レベルの存在部位を示す略線図である。

【図７】ビデオコーデックのブロック図である。

【図８】フレームに於けるＧＯＢの配列を示す略線図で
ある。

【図９】フレームに於けるＧＯＢの配列を示す略線図で
ある。

【図１０】ＧＯＢに於けるマクロブロックの配置を示す
略線図である。

【図１１】マクロブロックに於けるブロックの配列を示
す略線図である。

【図１２】マクロブロックに於けるブロックの配列を示
す略線図である。

【図１３】マクロブロックに於けるブロックの配列を示
す略線図である。

【図１４】ブロックの変換係数ＴＣとＥＯＢの伝送順序
を示す略線図である。

【図１５】ブロックに於ける変換係数の伝送順序を示す
略線図である。

【図１６】変換係数から可変長符号化データ或いは固定
長符号化データへの変換を示すブロック図である。

【符号の説明】

４　　可変長符号存在判定ロジック回路６　　積算値形
成回路 ８　　加算器 ９　　メモリ ＴＣ　　変換係数 Ｒ　　ラン ＬＶ　　レベル ｎ　　積算値 ＡＤ　　アドレス ＳＢ　　サインビット

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　係数データの第１の特性値及び第２の
   特性値に基づいて、上記係数データに対応する変換デー
   タが存在するか否かを判定する判別手段と、上記係数デ
   ータに対応する変換データを連続的に格納する記憶手段
   と、上記係数データの第１の特性値の積算値に、上記第
   ２の特性値を加算して上記記憶手段に於ける上記変換デ
   ータのアドレスを出力するアドレス発生手段とを備える
   ことを特徴とする伝送符号器。