JPH04229792A - バッフアメモリの制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はバッフアメモリの制御
装置、特にテレビジョン電話・会議システムに用いられ
るビデオコーデックに好適なバッフアメモリの制御装置
に関する。

【０００２】

【従来の技術】テレビジョン電話・会議システムの端末
装置には図６に示されるようなビデオコーデック７０が
用いられており、このビデオコーデック７０はビデオ符
号器７３とビデオ復号器７４から構成されている。

【０００３】ビデオ符号器７３では、前段に配されてい
るビデオ入出力機器〔図示せず〕から端子７１を介して
供給されるビデオ信号に対し、ＣＣＩＴＴ勧告Ｈ．２６
１〔以下、単に勧告と称する〕で規定される符号化を行
なった後、符号化したデータをビットシリアルで端子７
２を介して出力するものである。即ち、ビデオ信号符号
器７５にて動き補償、フレーム間予測等の処理を施した
後に、ＤＣＴ、量子化等を施して変換係数ＴＣを形成す
ると共に、各種のフラグ情報、識別情報、特性情報等が
付加されて伝送符号器７６に供給される。

【０００４】このビデオ符号器７３では、ビデオ信号は
以下に説明するように４層よりなる階層構造として多重
化される。上述の４層とは、フレーム層、グループ・オ
ブ・ブロック〔以下、単にＧＯＢと称する〕層、マクロ
ブロック〔以下、単にＭＢと称する〕層、ブロック層で
あり、その夫々は固有のデータフオーマットを有してい
る。

【０００５】フレーム層について、図７を参照して説明
する。フレーム層は、図７に示されるように、フレーム
ヘッダとそれに続くＧＯＢとから構成される。フレーム
開始符号〔以下、単にＰＳＣと称する〕は、データフオ
ーマットに於いて、先頭に付される符号であり２０ビッ
ト〔”００００　００００　００００　０００１　００
００”〕からなる固定長コードとされている。フレーム
番号ＴＲは５ビットでフレーム番号を表わす。タイプ情
報ＰＴＹＰＥは６ビットで１フレーム全体の情報を表わ
す。拡張用データ挿入情報ＰＥＩは、１ビットで次の拡
張用データ領域（予備情報）の有無を示すもので、“１
”の時、有りとされる。予備情報ＰＳＰＡＲＥは、０／
８／１６のいずれかの８ビット単位のデータで表され、
現在のところ符号化装置側ではＣＣＩＴＴにより使い方
が規定されるまで、この予備情報ＰＳＰＡＲＥを挿入し
てはならないとされている。 ＧＯＢは、各フレームのデータを表しているもので、以
下説明する。

【０００６】ＧＯＢは、ＣＩＦフレームでは図８に示さ
れるように（１／１２）　フレームに相当し、ＱＣＩＦ
フレームでは図９に示されるように（１／３）フレーム
に相当する。ＧＯＢは、図１０に示されるようなデータ
フオーマットによって構成されている。以下、図１０に
基づいて、説明する。ＧＯＢ層は、ＧＯＢヘッダとそれ
に続くＭＢとから構成される。ＧＯＢ開始符号〔以下、
単にＧＢＳＣと称する〕は、データフオーマットに於い
て先頭に付されるコードであり１６ビット〔”００００
　００００　００００　０００１”　〕からなる固定長
コードとされる。ＧＯＢ番号ＧＮは４ビットでＧＯＢの
位置を表す。量子化特性情報ＧＱＵＡＮＴは５ビットで
量子化特性の情報を表わす。拡張用データ挿入情報ＧＥ
Ｉは、１ビットで次の拡張用データ領域（予備情報）の
有無を示すもので、“１”の時、有りとされる。予備情
報ＧＳＰＡＲＥは、０／８／１６のいずれかの８ビット
単位のデータで表され、現在のところ符号化装置側では
ＣＣＩＴＴにより使い方が規定されるまで、この予備情
報ＧＳＰＡＲＥを挿入してはならないとされている。上
述のＧＯＢは、図１１に示されるように３３個のマクロ
ブロックＭＢに分割される。

【０００７】マクロブロックＭＢ層は、図１２に示され
るようなデータフオーマットによって構成されている。 以下、図１２に基づいて、説明する。マクロブロックＭ
Ｂ層は、マクロブロックＭＢのヘッダと、それに続くブ
ロックのデータとから構成される。マクロブロックアド
レス〔以下、単にＭＢＡと称する〕は、ＧＯＢに於ける
マクロブロックＭＢの位置を示すもので、その伝送順序
が図１１に示されている。このＭＢＡの夫々には図１３
に示されるように可変長コードが規定されている。尚、
ＧＯＢヘッダの直後或いは符号化されたマクロブロック
ＭＢの直後にビットをスタッフするためにＭＢＡスタッ
フ符号と称される特別なコードを挿入でき、このコード
は復号装置側で捨てられる。タイプ情報〔以下、単にＭ
ＴＹＰＥと称する〕は、マクロブロックＭＢの種別、ど
のデータ要素が現れるのかを示すもので、図１４にその
詳細が示されている。このＭＴＹＰＥには、ＭＴＹＰＥ
の夫々に対応して図１４に示されるように可変長コード
が規定されている。尚、図１４に於いて、“Ｘ”は、そ
のマクロブロックＭＢに該当する要素の含まれることが
示されている。また、非動き補償マクロブロックＭＢに
フイルタを適用する場合には、動きベクトルをゼロベク
トルとして“ＭＣ＋ＦＩＬ”を宣言する。

【０００８】量子化特性情報ＭＱＵＡＮＴは、ＧＯＢの
中で当該マクロブロックＭＢ及び当該マクロブロックＭ
Ｂ以後のマクロブロックＭＢで使用される量子化特性を
指示する５ビットのコードであり、これはＭＴＹＰＥに
より指示された場合にのみ現れる。この量子化特性情報
ＭＱＵＡＮＴは、前述の量子化特性情報ＧＱＵＡＮＴと
同じである。動きベクトル情報〔以下、単にＭＶＤと称
する〕は、全てのＭＣマクロブロックＭＢに含まれる。 このＭＶＤの夫々には対応して図１５に示されるように
可変長コードが規定されている。有意ブロックパターン
〔以下、単にＣＢＰと称する〕は、少なくとも一つの変
換係数ＴＣが伝送されるブロックを表すもので、前述の
ＭＴＹＰＥにより指示された場合にのみ現れる。このＣ
ＢＰの夫々には図１６に示されるように可変長コードが
規定されている。ブロックデータは、図１７に示される
ように１６画素×１６ラインを有し８画素×８ラインに
４分割されている輝度信号のブロックＢＹ１〜ＢＹ４と
、この輝度信号と空間的に対応し図１８及び図１９に示
される８画素×８ラインの色差信号のブロックＢＣＲ　
、ＢＣＢ　から構成される。

【０００９】ブロック層は上述のブロックＢＹ、ＢＣＲ
　、ＢＣＢ　から構成され、ブロックＢＹ、ＢＣＲ　、
ＢＣＢ　のデータは図２０に示されるように６４バイト
単位で伝送される変換係数ＴＣと、それに続いて伝送さ
れブロックの終了を示すエンド・オブ・ブロックコード
〔以下、単にＥＯＢと称する〕から構成される。伝送順
序は輝度信号のブロックＢＹ、色差信号のブロックＢＣ
Ｒ　、ＢＣＢ　の順序とされる。上述のブロックＢＹ、
ＢＣＲ、ＢＣＢ　の夫々は、図２１にて示されるように
８画素×８ラインからなる６４個の変換係数ＴＣから構
成されており、この量子化された変換係数ＴＣは図２１
中の矢示に示される数字の順序で伝送される。

【００１０】伝送符号器７６では、上述の変換係数ＴＣ
を初めとして各種のフラグ情報、識別情報、特性情報等
の内、所定のものを符号化する。尚、図６中、伝送復号
器、バッフアメモリ、ビデオ信号多重化復号器、情報源
復号器等からなるビデオ復号器７４については説明を省
略する。

【００１１】伝送符号器７６では上述したように各種符
号化及び各種符号化のための処理がなされるが、その一
例を図２２を参照して以下に説明する。この伝送符号器
７６では、変換係数ＣＴから第１及び第２の特性値が形
成される。即ち、第１の特性値は図２１に示される数字
の順序にて伝送する際に、連続する零の数〔以下、ラン
と称する〕Ｒであり、第２の特性値は上述のランＲに続
く零以外の値〔以下、レベルと称する〕ＬＶである。

【００１２】図２２の構成に於いて、特性値生成部８１
では端子８０から供給される固定長の変換係数ＴＣに基
づいてランＲとレベルＬＶの２つの特性値が形成される
。このランＲ及びレベルＬＶは端子８２、８３に供給さ
れる。

【００１３】図２３には、勧告で規定されているランＲ
とレベルＬＶの組み合わせの内、発生頻度の高い６２通
りの組み合わせに対応する可変長コードが示されている
。図２３の可変長コードに於いて、“１ｓ”は最初の係
数データの場合のコードであることを意味しており、ま
た、“１１ｓ”は２番目の係数データの場合のコードで
あることを意味している。また、最後のビット“ｓ”は
レベルＬＶの正負を示し、サインビットＳＢの値が代入
され、“０”は正、“１”は負とされる。

【００１４】また、若し、ランＲ及びレベルＬＶの値の
組み合わせに対応する可変長コードが勧告に規定されて
いない場合には、図２３に示されるエスケープコード〔
以下、ＥＳＣとする〕と称される６ビットの識別コード
と、図２４に示される６ビットのランＲと、図２５に示
される８ビットのレベルＬＶと、５ビットの有効データ
長とからなる２５ビットの固定長コードが構成される。 尚、図２５に示されるレベルＬＶの８ビットの固定長コ
ードに於けるＭＳＢがサインビットＳＢとされる。

【００１５】上述したコード、例えば、ＭＢＡ、ＭＴＹ
ＰＥ、ＭＶＤ、ＣＢＰ、勧告に規定されている変換係数
ＴＣといったような可変長コード或いは、ＧＢＳＣ、Ｐ
ＳＣ、勧告に規定されていない変換係数ＴＣといったよ
うな固定長コードをバッフアメモリ７７を介して回線に
出力する技術としては図２６〜図２８に示されるような
ものがある。図２６は上述のデータが回線に１ビットの
シリアルデータとして出力されることに着目して構成さ
れたものである。この場合の伝送符号器７６は可変長化
ブロック８６及びパラレル・シリアル変換回路８５から
構成されている。この可変長化ブロック８６で固定長コ
ード或いは、固定長コードから変換された可変長コード
に有効データ長が付加されてシリアルデータとされる。 そして、このシリアルデータが、１ビットのメモリをｎ
段、縦続接続してなるバッフアメモリとしての送信バッ
フア７７を介して回線に順次出力される。

【００１６】図２７は、可変長符号化されたデータの最
長ビット数が２０となることに着目して構成されたもの
である。この場合の伝送符号器７６は可変長化ブロック
８６及びパラレル・シリアル変換回路８５から構成され
ている。この可変長化ブロック８６で固定長コード或い
は固定長コードから変換された可変長コードと、例えば
、５ビットの有効データ長がバッフアメモリとしての送
信バッフア７７に供給される。

【００１７】この送信バッフア７７は、所定ビット長、
即ち、２５ビットのパラレルデータを１単位〔以下、単
位と称する〕とし、この単位で格納できるようにしたも
ので、一段当たり２５ビットの容量とし、これをｎ段設
けて構成している。

【００１８】可変長コード或いは固定長コードは、上述
の送信バッフア７７内を順次、移動してパラレル・シリ
アル変換回路８５に供給され、パラレル・シリアル変換
回路８５にてシリアルデータに変換される。このシリア
ルデータが、回線に順次、出力される。

【００１９】図２９は、図２８のように２５ビットのパ
ラレルデータを１回で書き込むのではなく、最長２０ビ
ットとされる可変長コード或いは固定長コードを２回に
分割すると共に、その夫々に、例えば、４ビットで示さ
れる有効データ長を付加して、上述の１単位を１４ビッ
トのパラレルデータとし、メモリ８８では１回毎に、こ
の１４ビットのパラレルデータを格納できるようにした
ものである。この場合の伝送符号器７６は可変長化ブロ
ック８６及びパラレル・シリアル変換回路８５から構成
され、またバッフアメモリとしての送信バッフア７７は
分割回路８９、スイッチ回路９０、メモリ８８から構成
されている。

【００２０】上述の可変長化ブロック８６から供給され
るパラレルの可変長コード或いは固定長コードが分割回
路８９にて、前半のデータＤＡと後半のデータＤＢに分
割されると共に、その夫々に４ビットで示される有効デ
ータ長を付加し、１４ビットのパラレルデータを１単位
とする。そして、スイッチ回路９０によって交互にメモ
リ８８に供給される。メモリ８８は、パラレルに１４ビ
ットのデータを格納できるようにしたもので、一段当た
り１４ビットの容量とし、これをｎ段設けて構成してい
る。可変長符号データ或いは固定長符号データは、上述
のメモリ８８内を、順次、移動してパラレル・シリアル
変換回路８５に供給され、パラレル・シリアル変換回路
８５にてシリアルデータに変換される。このシリアルデ
ータが、回線に順次、出力される。

【００２１】

【発明が解決しようとする課題】図２７に示される従来
技術では、パラレル・シリアル変換回路８５が非常に高
速で動作する必要があり、また、送信バッフア７７のア
クセスタイムが短いことが要求される。従って、デバイ
スとして高価なものを使用しなければならないという問
題点があった。また、図２８に示される従来技術ではデ
ータがパラレルに２５ビット毎に供給されるため、送信
バッフア７７のバス幅が２５ビット以上必要になるとい
う問題点があった。そして、図２９に示される従来技術
ではパラレルのデータが２回に分割されて送信バッフア
７７のメモリ８８に供給されるため、書き込み回数が増
加し、この構成では高速化に不向きであるという問題点
があった。

【００２２】従って、この発明の目的は、上述の問題点
を改善し得るバッフアメモリの制御装置を提供すること
にある。

【００２３】

【課題を解決するための手段】この発明では、係数デー
タの第１の特性値及び第２の特性値に基づいて、係数デ
ータに対応する変換データが存在するか否かを判定する
判別手段と、係数データの第１の特性値及び第２の特性
値を表わすデータに所定の分類コードを付加して所定ビ
ット長を単位として区分し、或いは第１の特性値及び第
２の特性値に特定のシーケンスを表わすコードを付加し
て所定ビット長を単位として区分し、各所定ビット長の
単位毎に有効データ長の分類コードを付加して第１のデ
ータブロックを形成する手段と、係数データに対応する
変換データを格納している記憶手段に於ける変換データ
のアドレス毎に、所定の分類コードを付加して第２のデ
ータブロックを形成する手段と、係数データが特定のシ
ーケンスを表わしているときは、特定のシーケンスに対
応するフラグを立てると共に、所定の分類コードを付加
して第３のデータブロックを形成する手段と、第１の特
性値及び第２の特性値で表現されない係数データに対し
ては、該係数データを所定の変換データに変換して所定
ビット長を単位として区分すると共に、各所定ビット長
の単位毎に有効データ長の分類コードを付加して第４の
データブロックを形成する手段と、各データブロックを
選択するスイッチ手段を備えた構成としている。

【００２４】

【作用】係数データに対応する変換データが存在すると
判断される場合には第２のデータブロックが形成され、
該係数データに対応する変換データが存在しないと判断
される場合には第１のデータブロックが形成される。そ
して、係数データが特定のシーケンスを表わしていると
きは第３のデータブロックが形成され、上述の第１の特
性値及び第２の特性値で表現されない係数データに対し
ては第４のデータブロックが形成される。

【００２５】上述の第１のデータブロックでは、係数デ
ータの第１の特性値の特定ビットが特定の値である時、
分類コードの下位ビットに上述の特定ビットを重畳して
いるので、第１の特性値及び第２の特性値のデータが所
定ビット長の１単位にまとめられ、第１のデータブロッ
クが複数の単位にまたがることがない。また、上述の第
２のデータブロックでは、所定ビット長の１単位にまと
められているアドレスに所定の分類コードが付加される
ので、第２のデータブロックが複数の単位にまたがるこ
とがない。

【００２６】そして、係数データが特定のシーケンス、
例えば、ＧＢＳＣ、ＰＳＣを表わしているときは、該特
定のシーケンスに対応するフラグを立て所定ビット長の
１単位にまとめられ、これに所定の分類コードが付加さ
れるので、第３のデータブロックが複数の単位にまたが
ることがない。更に、上述の所定ビット長の１単位が可
変長コードのビット長の範囲内で適切に定められるてい
るので、可変長コードが複数の単位にまたがることのな
いようにされている。

【００２７】従って、データのバッフアメモリへの書き
込み回数を減らすことができ、また、バッフアメモリへ
書き込まれるデータも圧縮されているためバッフアメモ
リの使用効率を高めることができる。

【００２８】

【実施例】以下、この発明の一実施例について図１乃至
図５を参照して説明する。この一実施例で説明している
内容は従来技術の送信バッフアに対応している。一実施
例の詳細について説明する前に、この発明の基本的な考
え方について説明する。バッフアメモリに対する書き込
みのフオーマットを図３のようにすることで、データの
圧縮を行うと共に、書込み回数を減らしバッフアメモリ
の使用効率を向上することを意図するものである。可変
長コードは、１〜２０ビットの範囲にあるがバッフアメ
モリのバス幅を小さくするため、ビット長を１６ビット
に設定する。そして、データが１〜１２ビットの範囲で
はそのまま書き込み、１３〜２０ビットの範囲では２回
に分けて書き込むことにより書込回数を減らす。

【００２９】これによると、有効データ長〔即ち、分類
コードＣＣＴ〕は４ビットで表現されるため、有効デー
タ長が“０”、“１３”〜“１５”は使用されないこと
になる。そこで、有効データ長が“０”では、ランＲの
上位２ビットが“００”で且つ可変長コードとして規定
されていない変換係数ＴＣの場合に、ランＲの上位２ビ
ットと分類コードＣＣＴの下位２ビットを重畳させるこ
とによって分類コードＣＣＴ、ランＲ及びレベルＬＶを
１６ビットにまとめ、１回の書込みで終了するようにす
る。また有効データ長が“１３”の場合にはＧＢＳＣ、
ＰＳＣ等のフラグ情報を書込み、そして、有効データ長
が“１４”の場合には変換係数ＴＣのアドレス情報を書
込み、更に、有効データ長が“１５”の場合にはスタッ
フイングコード、例えば、ＭＢＡスタッフコードを書込
む。

【００３０】図１の構成に於いて、前述した可変長符号
データに変換され得るＭＢＡ、ＭＴＹＰＥ、ＭＶＤ、Ｃ
ＢＰ等のデータが端子１を介して可変長符号化部２に供
給され、ＭＢＡ、ＭＴＹＰＥ、ＭＶＤ、ＣＢＰに夫々対
応する可変長コードが形成される。そして、この可変長
コードがスイッチ回路３の端子３ａに供給され、また、
可変長コードの有効データ長がスイッチ回路４の端子４
ａに供給される。

【００３１】また、変換係数ＴＣから求められたランＲ
及びレベルＬＶが端子５を介して存在判定回路６、アド
レス算出回路７、エスケープシーケンスデータ生成回路
〔以下、単にＥＳＣデータ生成回路と称する〕８、第２
フオーマット回路９、零検出回路１０に夫々供給される
。

【００３２】存在判定回路６では、ランＲとレベルＬＶ
の組み合わせに対応する可変長コードが勧告で規定され
ているか否かが判別される。規定されている場合にのみ
後述するＲＯＭ３０に格納されている可変長コードのア
ドレスＡＤを算出させるための、例えば、ハイレベルの
信号がアドレス算出回路７に供給される。アドレス算出
回路７では、存在判定回路６からハイレベルの信号が供
給されると、後述の積算値ｎを求めてアドレスＡＤを生
成する。これと共に、図３に示されるようにバッフアメ
モリ２０にＲＡＭ３０のアドレスＡＤを書込むことを表
す分類コードＣＣＴ〔＝”１１１０”〕が生成される。

【００３３】アドレス算出回路７では以下のようにして
アドレスＡＤが生成される。後述するようにＲＯＭ３０
には勧告に規定され図５に示される６２通りの可変長コ
ードが有効データ長と共に先頭アドレスから連続して格
納されている。そこで、各可変長コードを正確に出力す
るため、各可変長コードのアドレスＡＤを検索するキー
が必要になる。この一実施例では、アドレスＡＤを検索
するキーとして、ランＲの積算値ｎとレベルＬＶの和が
用いられており、この積算値ｎが図５中、最右欄に記載
されている。

【００３４】図５に於いて、勧告に規定されている可変
長コードの存在の有無が示されている。可変長コードが
規定されている場合には“１”が付されることによって
示され、また可変長コードが規定されていない場合には
空白によって示されている。図５中の積算値ｎは、各ラ
ンＲの行に於いて付されている“１”の合計値、即ち、
可変長コードの存在するレベルＬＶの件数である。この
積算値ｎはアドレスＡＤの始点とされ、またレベルＬＶ
は始点からのオフセットとされる。従って、第１行目の
ランＲ０に対応する積算値ｎが“０”とされ、この第１
行目のランＲ０に於ける積算値ｎ（＝１５）が、第２行
目のランＲ１の積算値ｎ１（＝１５）とされる。

【００３５】アドレスＡＤは、例えば、アドレスＡＤの
始点としてのランＲの積算値ｎに、オフセットとしての
レベルＬＶの値を加算することによって求めることがで
きる。例えば、図５に於いて、ランＲの値が“７”、レ
ベルＬＶの値が“２”である場合、ランＲの積算値ｎ（
＝３９）であることからアドレスＡＤは（３９＋２＝４
１）として求められる。ランＲの積算値ｎとレベルＬＶ
の値が加算され、ＲＯＭ３０のアドレスＡＤが決定され
る。このアドレスＡＤと分類コードＣＣＴ〔＝”１１１
０”〕は第２のデータブロックとしてメモリ１１に供給
される。

【００３６】メモリ１１からは、分類コードＣＣＴ〔＝
”１１１０”〕及びアドレスＡＤからなる第２のデータ
ブロックがスイッチ回路１２の端子１２ｂに供給される
。このように、可変長コードに代えてアドレスＡＤを書
き込むことによって、書き込みが１回で終了できる。

【００３７】零検出回路１０では、供給されるランＲの
上位２ビットが”００”であるか否かが判別される。若
し、ランＲの上位２ビットが”００”である場合には、
第２フオーマット回路９に、例えば、ハイレベルの信号
を供給して、図３に示されるように分類コードＣＣＴ〔
＝”００００”〕及びこの分類コードＣＣＴに対応する
固定長コードを生成させる。

【００３８】第２フオーマット回路９では、上述の零検
出回路１０からハイレベルの信号が供給されると、分類
コードＣＣＴ〔＝”００００”〕と、対応する固定長コ
ードの生成を行う。即ち、ランＲの上位２ビットが”０
０”である場合とは、具体的には６ビットのランＲが〔
＝”００　００００”　〜”００　１１１１”　〕の範
囲にあることを意味しており、この場合にはランＲの上
位２ビットの”００”を分類コードＣＣＴ〔＝”０００
０”〕の下位２ビットに重複させ、この分類コードＣＣ
Ｔ〔＝”００００”〕に続いてランＲの下位４ビットを
配し、そして、ランＲに続いてレベルＬＶの８ビットを
配する。可変長コードのビット長としては１６ビット〔
１ワード〕となるので、バッフアメモリ２０に対して１
回で書込みが終了する。この第２フオーマット回路９に
て生成された１６ビットの固定長コードが第１のデータ
ブロックとしてスイッチ回路１２の端子１２ｃに供給さ
れる。

【００３９】ＥＳＣデータ生成回路８では、上述の可変
長コードの存在の有無に係わらず、エスケープコードＥ
ＳＣにランＲ（６ビット）とレベルＬＶ（８ビット）が
形成されると共に、有効データ長（５ビット）が形成さ
れる。上述のランＲ及びレベルＬＶの固定長コードがス
イッチ回路３の端子３ｂに供給され、また、有効データ
長がスイッチ回路４の端子４ｂに供給される。

【００４０】第３フオーマット回路２９では、端子２８
から供給されるＧＢＳＣ、ＰＳＣ等の固定コード或いは
、スタッフイングコード、例えば、ＭＢＡスタッフコー
ドに対し、夫々、対応する分類コードＣＣＴが付加され
て第３のデータブロックを形成し、スイッチ回路３５の
端子３５ｂに供給される。ＧＢＳＣの場合には、図３に
示されるようにＧＢＳＣのフラグＦＧＢが立てられると
共に分類コードＣＣＴ〔＝”１１０１”〕、所定のコー
ドが付加されてスイッチ回路３５の端子３５ｂに供給さ
れる。ＰＳＣの場合も同様にして出力される。また、ス
タッフイングコードの場合には、図３に示されるように
分類コードＣＣＴ〔＝”１１１１”〕及び、所定のコー
ド、例えば、ＭＢＡスタッフコードが付加されてスイッ
チ回路３５の端子３５ｂに出力される。

【００４１】スイッチ回路３、４の接続状態が図示せぬ
制御回路によって切り換えられる。即ち、可変長符号化
部２から可変長コード、有効データ長がスイッチ回路３
、４に供給される時は、スイッチ回路３の端子３ａ及び
３ｃ、スイッチ回路４の端子４ａ及び４ｃが接続される
。また、ＥＳＣデータ生成回路８から固定長コード及び
有効データ長がスイッチ回路３、４に供給される時は、
スイッチ回路３の端子３ｂ及び３ｃ、スイッチ回路４の
端子４ｂ及び４ｃが接続される。このようにして可変長
コード或いは固定長コードと、有効データ長が第１フオ
ーマット回路１３に供給される。

【００４２】第１フオーマット回路１３の構成が図２に
示されている。端子１５に供給される有効ビット長デー
タが比較器１７の一方の端子、メモリ１９、加算回路２
２の一方の端子に供給される。また、端子１６に供給さ
れる可変長コード或いは固定長コード〔以下、単にコー
ドと称する〕は、メモリ１９、２１、２３に供給される
。

【００４３】比較器１７の他方の端子２４には、コード
の上位１２ビットを表すスレッショルドＴｈ１〔＝”１
２”〕が供給されており、上述の有効ビット長データと
の比較がなされ、比較結果に基づいて、スイッチ回路２
５を制御するスイッチ制御信号ＳＳＷが出力される。メ
モリ１９には、端子１５を介して供給される有効データ
長と、端子１６を介して供給されるコードが格納されて
いる。そして、分類コードＣＣＴとされる有効データ長
と、コードがスイッチ回路２５の端子２５ａに供給され
る。

【００４４】メモリ２１には、既に有効データ長〔＝”
１２”〕としての分類コードＣＣＴ〔＝”１１００”〕
が格納されており、コードを格納する領域には端子１６
を介して供給されるコードの上位１２ビットが取込まれ
る。そして、この有効データ長〔＝”１２”〕と、コー
ドの上位１２ビットがスイッチ回路２４の端子２４ａに
供給される。加算回路２２の他方の端子２６には、スレ
ッショルドＴｈ２〔＝”−１２”　〕が供給されており
、端子１５を介して供給される有効ビット長データとの
加算がなされ、加算結果がメモリ２３の有効データ長を
格納する領域に取込まれる。この加算結果は、コードの
全ビット長から上述のスレッショルドＴｈ１の”１２”
ビットを減算した残りのビット数である。メモリ２３の
有効ビット長データを格納する領域には上述の有効ビッ
ト長データからスレッショルドＴｈ２〔＝”−１２”　
〕の減算された値が、分類コードＣＣＴ〔＝”０００１
”〜”１０１１”　　〕として格納され、また、コード
を格納する領域には端子１６を介して供給されるコード
の上位１２ビットを取り除いた残りのビット数が取込ま
れる。そして、減算の施された有効ビット長データと、
上位１２ビットの除かれた残りのコードがスイッチ回路
２４の端子２４ｂに供給される。

【００４５】コードの長さが１２ビット以下である場合
には、比較器１７から出力されるスイッチ制御信号ＳＳ
Ｗにより、スイッチ回路２５の端子２５ａ、２５ｃが接
続され、メモリ１９から供給される有効データ長及びコ
ードが選択されて第１或いは第４のデータブロックとさ
れ、この第１或いは第４のデータブロックがスイッチ回
路２５、端子２７を介してスイッチ回路１２の端子１２
ａに供給される。

【００４６】また、コードの長さが１２ビットを超える
場合には、比較器１７から出力されるスイッチ制御信号
ＳＳＷによりスイッチ回路２５の端子２５ｂ、２５ｃが
接続されると共に、最初にスイッチ回路２４の端子２４
ａ、２４ｃが接続される。これによって、最初にメモリ
２１から供給される上位１２ビットに対応するコード及
び有効データ長が選択されて第１或いは第４のデータブ
ロックとされ、この第１或いは第４のデータブロックが
スイッチ回路２５、端子２７を介してスイッチ回路１２
の端子１２ａに供給される。次いでスイッチ回路２４の
端子２４ｂ、２４ｃが接続されてメモリ２３から供給さ
れスレッショルドＴｈ２〔＝”−１２”　〕の減算され
た下位ビット側のコード及び有効データ長が選択されて
第１或いは第４のデータブロックとされ、この第１或い
は第４のデータブロックがスイッチ回路２５、端子２７
を介してスイッチ回路１２の端子１２ａに供給される。

【００４７】端子１に可変長コード、例えば、ＭＢＡ、
ＭＴＹＰＥ、ＭＶＤ、ＣＢＰ等が供給された場合、或い
は端子５にランＲ及びレベルＬＶが供給された場合、ス
イッチ回路１２では図示せぬ制御回路の制御に基づいて
、第１フオーマット回路１３、メモリ１１、第２フオー
マット回路９のいずれかの出力が選択され、スイッチ回
路３５、端子３７を介してバッフアメモリ２０に供給さ
れ取込まれる。

【００４８】この場合、ＭＢＡ、ＭＴＹＰＥ、ＭＶＤ、
ＣＢＰ等の可変長コード及び有効データ長が選択された
時には第４のデータブロックとされ、勧告に規定されて
いない変換係数ＴＣのコードが選択された時には第１の
データブロックとされ、勧告に規定されている変換係数
ＴＣのコードが選択された時には第２のデータブロック
とされる。また、固定コードであるＧＢＳＣ或いはＰＳ
Ｃが供給される場合、またはスタッフイングコードの送
出が要求される場合には、図示せぬ制御回路の制御に基
づいて、スイッチ回路１２では選択動作がなされない。 この場合には、端子２８に供給される信号によって、第
３フオーマット回路２９から出力され第３のデータブロ
ックとされる分類コードＣＣＴ〔＝”１１０１”〕とフ
ラグＦＧＢ或いはＦＰＳ、また、分類コードＣＣＴ〔＝
”１１１１”〕とスタッフイングコードが、スイッチ回
路３５の端子３５ｂに供給され、スイッチ回路３５、端
子３７を介してバッフアメモリ２０に供給され取込まれ
る。

【００４９】上述のバッフアメモリ２０からは図示せぬ
制御回路によって、分類コードＣＣＴ及びコードが順次
、読み出され、回線用データ発生部４０に供給される。 このバッフアメモリ２０は、１単位当たり１６ビットの
容量を有するレジスタがｎ段、縦続接続されているもの
である。この回線用データ発生部４０は、バッフアメモ
リ２０から読み出された分類コードＣＣＴ及びコードに
基づいて、本来のコードを再生して回線へ出力するもの
である。

【００５０】バッフアメモリ２０から読み出された分類
コードＣＣＴは分類コード選別回路４１に供給され、バ
ッフアメモリ２０から読み出されたコードはＲＯＭ３０
、スイッチ回路４２の端子４２ｂに供給される。

【００５１】分類コード選別回路４１では、図３に示さ
れる分類コードＣＣＴに基づいて、各種の制御信号を形
成して対応する回路ブロックに供給する。分類コードＣ
ＣＴ〔＝”１１１１”、”１１０１”〕の場合には第３
のデータブロックと判断され、各分類コードＣＣＴに対
応する特殊コード生成信号ＳＳＰが特殊コード生成回路
４５に供給される。分類コードＣＣＴ〔＝”１１１０”
〕の場合には第２のデータブロックと判断され、イネー
ブル信号ＳＥＮがＲＯＭ３０に供給され、バッフアメモ
リ２０からアドレスＡＤがＲＡＭ３０に供給される。そ
の他の分類コードＣＣＴ〔＝”００００”〜”１１００
”〕の場合には第１或いは第４のデータブロックと判断
され、有効データ長がスイッチ回路４３の端子４３ｂに
供給される。

【００５２】特殊コード生成回路４５では、上述の特殊
コード生成信号ＳＳＰが供給されると該特殊コード生成
信号ＳＳＰに対応する分類コードＣＣＴの有効データ長
とコードが出力される。この有効データ長はスイッチ回
路４３の端子４３ｃに供給され、また、コードはスイッ
チ回路４２の端子４２ｃに供給される。

【００５３】また、ＲＯＭ３０では、上述のイネーブル
信号ＳＥＮ及びバッフアメモリ２０からアドレスＡＤが
供給されると、該当するアドレスＡＤに格納されている
変換係数ＴＣの有効データ長と可変長コードが出力され
る。この有効データ長はスイッチ回路４３の端子４３ａ
に供給され、また、コードはスイッチ回路４２の端子４
２ａに供給される。ＲＯＭ３０からコードが出力される
時、コードのＬＳＢ側にサインビットＳＢが付加される
。

【００５４】ＲＯＭ３０には、図５に示される６２通り
の可変長コード及び、各可変長コードの有効データ長が
先頭の１番地から格納されている。記録されている各コ
ード或いはデータの語長は、１コード当たり１ワード（
１６ビット）であり、この１ワードの構成はサインビッ
トを含む可変長コードが１２ビット、有効データ長が４
ビットである。このためＲＯＭ３０の容量は６２ワード
とされている。

【００５５】そして、変換係数ＴＣの可変長コードが勧
告で規定されてなく、エスケープコードＥＳＣが付され
ランＲ及びレベルＬＶで表現されている場合、或いは変
換係数ＴＣ以外の可変長コード、例えば、ＭＢＡ、ＭＴ
ＹＰＥ、ＭＶＤ、ＣＢＰ等が供給された場合には、バッ
フアメモリ２０から供給されるコードがスイッチ回路４
２の端子４２ｂに供給され、また、有効データ長がスイ
ッチ回路４３の端子４３ｂに供給される。

【００５６】図示せぬ制御回路から供給される制御信号
によって、スイッチ回路４２、４３の接続状態が切り換
えられる。そしてスイッチ回路４３から有効データ長が
パラレル・シリアル変換回路４７に供給される。パラレ
ル・シリアル変換回路４７では、上述の有効データ長で
表わされる回数に対応してスイッチ回路４２を介して供
給されるコードがパラレル・シリアル変換されて端子４
８を介して回線に出力される。

【００５７】このように、データを１〜１２ビットの範
囲ではそのまま書き込み、１３〜２０ビットの範囲では
２回に分けて書き込むようになし、また、可変長コード
の代わりにアドレスＡＤを書き込み、或いは、特定のラ
ンＲの値の時には分類コードＣＣＴと重畳させることに
より、更にＧＢＳＣ、ＰＳＣ等の固定コードの代わりに
フラグＦＧＢ、ＦＰＳで表すことにより、極力、１回で
書き込みを終了させるようにしているので、バッフアメ
モリ２０に対する書き込み回数を減少させることができ
、また、バッフアメモリ２０の使用効率を高めることが
できる。

【００５８】

【発明の効果】この発明に係るバッフアメモリの制御装
置によれば第１乃至第４のデータブロックが複数の単位
にまたがることがないようにされているので、バッフア
メモリに対する書き込み回数を減少させることができ、
バッフアメモリの使用効率を高めることができるという
効果がある。

【００５９】そして、第２のデータブロックでは可変長
コードを直接に書き込む代わりにアドレスを書き込み、
第１のデータブロックでは特定のランの値の時には分類
コードと重畳させることにより、更に第３のデータブロ
ックではＧＢＳＣ、ＰＳＣ等の固定コードをフラグで表
しているので、バッフアメモリの使用効率を高めること
ができるという効果がある。

【００６０】更に、所定ビット長の１単位が可変長コー
ドのビット長の範囲内で適切に定められるているので、
バッフアメモリのアクセスにそれほどの高速性が要求さ
れず、デバイスとして高価なものを使用する必要がない
という効果があり、多くのバス幅を有するバッフアメモ
リを必要としないという効果があり、書き込み回数が増
加することなく、高速化に適しているという効果がある
。

【図面の簡単な説明】

【図１】バッフアメモリの制御装置のブロック図である
。

【図２】第１フオーマット回路のブロック図である。

【図３】分類コードの内容を示す説明図である。

【図４】回線用データ発生部のブロック図である。

【図５】ラン、レベルの存在部位を示す略線図である。

【図６】ビデオコーデックのブロック図である。

【図７】フレーム層のデータフオーマットを示す説明図
である。

【図８】フレームに於けるＧＯＢの配列を示す略線図で
ある。

【図９】フレームに於けるＧＯＢの配列を示す略線図で
ある。

【図１０】ＧＯＢ層のデータフオーマットを示す説明図
である。

【図１１】ＧＯＢに於けるマクロブロックの配置を示す
略線図である。

【図１２】ＭＢ層のデータフオーマットを示す説明図で
ある。

【図１３】ＭＢの可変長コードを示す略線図である。

【図１４】ＭＴＹＰＥの可変長コードを示す略線図であ
る。

【図１５】ＭＶＤの可変長コードを示す略線図である。

【図１６】ＣＢＰの可変長コードを示す略線図である。

【図１７】マクロブロックに於けるブロックの配列を示
す略線図である。

【図１８】マクロブロックに於けるブロックの配列を示
す略線図である。

【図１９】マクロブロックに於けるブロックの配列を示
す略線図である。

【図２０】ブロックの変換係数ＴＣとＥＯＢの伝送順序
を示す略線図である。

【図２１】ブロックに於ける変換係数の伝送順序を示す
略線図である。

【図２２】変換係数から第１及び第２の特性値の生成を
示す伝送符号器のブロック図である。

【図２３】変換係数に於ける可変長コードを示す略線図
である。

【図２４】ランの６ビット固定長符号を示す略線図であ
る。

【図２５】レベルの８ビット固定長符号を示す略線図で
ある。

【図２６】従来の送信バッフアへのコード及び有効デー
タ長の書き込み状態を説明するブロック図である。

【図２７】従来の送信バッフアへのコード及び有効デー
タ長の書き込み状態を説明するブロック図である。

【図２８】従来の送信バッフアへのコード及び有効デー
タ長の書き込み状態を説明するブロック図である。

【符号の説明】 ２　　可変長符号化部 ３、４、１２　　スイッチ回路 ６　　存在判定回路 ７　　アドレス算出回路 ８　　エスケープシーケンスデータ生成回路９　　第２
フオーマット回路 １０　　零検出回路 １３　　第１フオーマット回路 ２９　　第３フオーマット回路 ３０　　ＲＯＭ ＴＣ　　変換係数 Ｒ　　ラン ＬＶ　　レベル ＣＣＴ　　分類コード ＥＳＣ　　エスケープコード ＡＤ　　アドレス ＦＰＳ、ＦＧＢ　　フラグ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　係数データの第１の特性値及び第２の
   特性値に基づいて、上記係数データに対応する変換デー
   タが存在するか否かを判定する判別手段と、上記係数デ
   ータの第１の特性値及び第２の特性値を表わすデータに
   所定の分類コードを付加して所定ビット長を単位として
   区分し、或いは第１の特性値及び第２の特性値に特定の
   シーケンスを表わすコードを付加して所定ビット長を単
   位として区分し、上記各所定ビット長の単位毎に有効デ
   ータ長の分類コードを付加して第１のデータブロックを
   形成する手段と、上記係数データに対応する上記変換デ
   ータを格納している記憶手段に於ける上記変換データの
   アドレス毎に、所定の分類コードを付加して第２のデー
   タブロックを形成する手段と、上記係数データが特定の
   シーケンスを表わしているときは、上記特定のシーケン
   スに対応するフラグを立てると共に、所定の分類コード
   を付加して第３のデータブロックを形成する手段と、上
   記第１の特性値及び第２の特性値で表現されない係数デ
   ータに対しては、該係数データを所定の変換データに変
   換して所定ビット長を単位として区分すると共に、上記
   各所定ビット長の単位毎に有効データ長の分類コードを
   付加して第４のデータブロックを形成する手段と、上記
   各データブロックを選択するスイッチ手段を備えること
   を特徴とするバッフアメモリの制御装置。