JPH04213940A - 差動回線ドライバ - Google Patents
差動回線ドライバInfo
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- JPH04213940A JPH04213940A JP3021027A JP2102791A JPH04213940A JP H04213940 A JPH04213940 A JP H04213940A JP 3021027 A JP3021027 A JP 3021027A JP 2102791 A JP2102791 A JP 2102791A JP H04213940 A JPH04213940 A JP H04213940A
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Links
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Classifications
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/028—Arrangements specific to the transmitter end
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018557—Coupling arrangements; Impedance matching circuits
- H03K19/018571—Coupling arrangements; Impedance matching circuits of complementary type, e.g. CMOS
- H03K19/018578—Coupling arrangements; Impedance matching circuits of complementary type, e.g. CMOS with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
-
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
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- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4904—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using self-synchronising codes, e.g. split-phase codes
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0292—Arrangements specific to the receiver end
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【発明の背景】この発明は一般的にローカルエリアネッ
トワーク（ＬｏｃａｌＡｒｅａ Ｎｅｔｗｏｒｋ）（Ｌ
ＡＮ）の媒体アタッチメントユニット（Ｍｅｄｉｕｍ
Ａｔｔａｃｈｍｅｎｔ Ｕｎｉｔｓ ）（ＭＡＵ）に関
し、より特定的にはＬＡＮシステムのためのツイストペ
アケーブル媒体についての通信プロトコルの実現のため
の改良されたＭＡＵに関するものである。
トワーク（ＬｏｃａｌＡｒｅａ Ｎｅｔｗｏｒｋ）（Ｌ
ＡＮ）の媒体アタッチメントユニット（Ｍｅｄｉｕｍ
Ａｔｔａｃｈｍｅｎｔ Ｕｎｉｔｓ ）（ＭＡＵ）に関
し、より特定的にはＬＡＮシステムのためのツイストペ
アケーブル媒体についての通信プロトコルの実現のため
の改良されたＭＡＵに関するものである。
【０００２】図１は、コンピュータを使う市場において
急増する型の従来のローカルエリアネットワーク（ＬＡ
Ｎ）１０のブロック図である。これらのＬＡＮは、デジ
タル形でデータを与えるコンピュータまたは事務機器で
あるデータ端末装置（Ｄａｔａ Ｔｅｒｍｉｎａｌ Ｅ
ｑｕｉｐｍｅｎｔ）（ＤＴＥ）１２ｉ に、他のＤＴＥ
１２ｉ でデータを伝達しかつ情報を制御することを許
す。第１のＤＴＥ１２１ から第２のＤＴＥ１２２への
通信は、データ通信装置（Ｄａｔａ Ｃｏｍｍｕｎｉｃ
ａｔｉｏｎ Ｅｑｕｉｐｍｅｎｔ） （ＤＣＥ）１４ｉ
の使用により実現され、それは接続を確立し、維持し
かつ終端するために必要とされる機能を与える。ＤＣＥ
１４は、必要なまたは望ましい、どのような信号変換ま
たは処理をも与える。
急増する型の従来のローカルエリアネットワーク（ＬＡ
Ｎ）１０のブロック図である。これらのＬＡＮは、デジ
タル形でデータを与えるコンピュータまたは事務機器で
あるデータ端末装置（Ｄａｔａ Ｔｅｒｍｉｎａｌ Ｅ
ｑｕｉｐｍｅｎｔ）（ＤＴＥ）１２ｉ に、他のＤＴＥ
１２ｉ でデータを伝達しかつ情報を制御することを許
す。第１のＤＴＥ１２１ から第２のＤＴＥ１２２への
通信は、データ通信装置（Ｄａｔａ Ｃｏｍｍｕｎｉｃ
ａｔｉｏｎ Ｅｑｕｉｐｍｅｎｔ） （ＤＣＥ）１４ｉ
の使用により実現され、それは接続を確立し、維持し
かつ終端するために必要とされる機能を与える。ＤＣＥ
１４は、必要なまたは望ましい、どのような信号変換ま
たは処理をも与える。
【０００３】理解するのが重要な２つのインタフェース
がある。これらはＤＴＥ／ＤＣＥインタフェース１６ｉ
およびＤＣＥ／ＤＣＥインタフェース１８を含み、通
常、伝送チャネルまたは媒体と呼ばれている。適切かつ
信頼性のある通信のために、同様のプロセス間での通信
のための規則の組がデータリンク上のステーション（Ｄ
ＴＥ）の間の情報伝送を制御する手段を与え、プロトコ
ルとして知られており、実現されている。
がある。これらはＤＴＥ／ＤＣＥインタフェース１６ｉ
およびＤＣＥ／ＤＣＥインタフェース１８を含み、通
常、伝送チャネルまたは媒体と呼ばれている。適切かつ
信頼性のある通信のために、同様のプロセス間での通信
のための規則の組がデータリンク上のステーション（Ｄ
ＴＥ）の間の情報伝送を制御する手段を与え、プロトコ
ルとして知られており、実現されている。
【０００４】キャリア検知多重アクセス、衝突検出（Ｃ
ａｒｒｉｅｒ Ｓｅｎｓｉｎｇ， Ｍｕｌｔｉｐｌｅ
Ａｃｃｅｓｓ， Ｃｏｌｌｉｓｉｏｎ Ｄｅｔｅｃｔｉ
ｏｎ ）（ＣＳＭＡ／ＣＤ）と呼ばれている人気のある
プロトコルは商業的に成功している。このプロトコルは
多数のステーションに同時にＬＡＮシステムにアクセス
することを許す。伝送の前に各々のステーションはネッ
トワークが現在メッセージを伝送するために使われてい
ることを示すキャリア信号を求めて検知するだろう。も
しそれがキャリア信号を検知すれば、伝送は始められな
いだろう。ＤＴＥ１２ｉ から信号を伝搬することにお
ける遅延によって２つの伝送が重畳するだろうことはあ
り得ることである。この重畳は衝突と呼ばれておりネッ
トワーク上のＤＣＥ１４ｉ によって検出される。衝突
を検出するとすべての伝送が終端にされかつ伝送するこ
とを所望するＤＴＥ１２ｉ は再び伝送を試みる前にラ
ンダムな時間の期間待つだろう。このプロトコルはさら
にＩＥＥＥ規格（ＩＥＥＥ Ｓｔａｎｄａｒｄ）８０
２．３において規定されており、すべての目的のために
ここに明白に引用により援用され、アタッチメントユニ
ットインタフェース（Ａｔｔａｃｈｍｅｎｔ Ｕｎｉｔ
Ｉｎｔｅｒｆａｃｅ ）（ＡＵＩ）として参照される
ＤＴＥ／ＤＣＥインタフェース１６ｉ の必要を述べる
。ＩＥＥＥ規格８０２．３はゼロックス・コーポレーシ
ョン（Ｘｅｒｏｘ Ｃｏｒｐｏｒａｔｉｏｎ）の登録
商標イーサネット（Ｅｔｈｅｒｎｅｔ）に類似したシス
テムを規定している。
ａｒｒｉｅｒ Ｓｅｎｓｉｎｇ， Ｍｕｌｔｉｐｌｅ
Ａｃｃｅｓｓ， Ｃｏｌｌｉｓｉｏｎ Ｄｅｔｅｃｔｉ
ｏｎ ）（ＣＳＭＡ／ＣＤ）と呼ばれている人気のある
プロトコルは商業的に成功している。このプロトコルは
多数のステーションに同時にＬＡＮシステムにアクセス
することを許す。伝送の前に各々のステーションはネッ
トワークが現在メッセージを伝送するために使われてい
ることを示すキャリア信号を求めて検知するだろう。も
しそれがキャリア信号を検知すれば、伝送は始められな
いだろう。ＤＴＥ１２ｉ から信号を伝搬することにお
ける遅延によって２つの伝送が重畳するだろうことはあ
り得ることである。この重畳は衝突と呼ばれておりネッ
トワーク上のＤＣＥ１４ｉ によって検出される。衝突
を検出するとすべての伝送が終端にされかつ伝送するこ
とを所望するＤＴＥ１２ｉ は再び伝送を試みる前にラ
ンダムな時間の期間待つだろう。このプロトコルはさら
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２．３において規定されており、すべての目的のために
ここに明白に引用により援用され、アタッチメントユニ
ットインタフェース（Ａｔｔａｃｈｍｅｎｔ Ｕｎｉｔ
Ｉｎｔｅｒｆａｃｅ ）（ＡＵＩ）として参照される
ＤＴＥ／ＤＣＥインタフェース１６ｉ の必要を述べる
。ＩＥＥＥ規格８０２．３はゼロックス・コーポレーシ
ョン（Ｘｅｒｏｘ Ｃｏｒｐｏｒａｔｉｏｎ）の登録
商標イーサネット（Ｅｔｈｅｒｎｅｔ）に類似したシス
テムを規定している。
【０００５】図２は図１のＬＡＮ１０の特定的な型の例
のブロック図で、それはＩＥＥＥ規格８０２．３を実現
している。各々がシステムインタフェースアダプタ（Ｓ
ｙｓｔｅｍＩｎｔｅｒｆａｃｅ Ａｄａｐｔｅｒ）（Ｓ
ＩＡ）２２を含む複数個のノード２０は図１のＤＴＥ１
２ｉ である。ＳＩＡ２２は、ノード２０からの情報を
ＩＥＥＥ規格８０２．３によって要求される形に変換す
るエンコーダ／デコーダである。ＳＩＡ２２はＡＵＩ３
０によって媒体アタッチメントユニット（ＭＡＵ）に結
合される。ＭＡＵ２６およびＡＵＩ３０は、それぞれ、
図１のＤＣＥ１４およびＤＴＥ／ＤＣＥインタフェース
１６に対応する。
のブロック図で、それはＩＥＥＥ規格８０２．３を実現
している。各々がシステムインタフェースアダプタ（Ｓ
ｙｓｔｅｍＩｎｔｅｒｆａｃｅ Ａｄａｐｔｅｒ）（Ｓ
ＩＡ）２２を含む複数個のノード２０は図１のＤＴＥ１
２ｉ である。ＳＩＡ２２は、ノード２０からの情報を
ＩＥＥＥ規格８０２．３によって要求される形に変換す
るエンコーダ／デコーダである。ＳＩＡ２２はＡＵＩ３
０によって媒体アタッチメントユニット（ＭＡＵ）に結
合される。ＭＡＵ２６およびＡＵＩ３０は、それぞれ、
図１のＤＣＥ１４およびＤＴＥ／ＤＣＥインタフェース
１６に対応する。
【０００６】各々のＭＡＵ２６は、ＳＩＡ２２へおよび
からデータを「変換する」媒体の型によって、ある予め
指定された必要条件を見たさなければならない。ＭＡＵ
２６に対するこれらの予め指定された必要条件を同定す
る規格は、たとえば１０ベース（Ｂａｓｅ）５と呼ばれ
ている。この名称は、３つの重要な物理的層（２つの通
信装置間の物理的リンクの機械的、電気的、機能的およ
び手順の特性を規定することに関する模型）パラメータ
からきている。これらのパラメータは基底帯域または広
帯域のいずれが使用されるにせよ、毎秒メガビットの伝
送速度（ｍｂｐｓ）および数百メートルのセグメント長
さを含む。こうして１０ベース５は同軸ケーブル媒体に
対する典型的な値である５００メートルまでの長さで１
０ｍｂｐｓでの広域帯伝送を使用する物理的層を表わす
。草案の規格、１０ベースＴが提案されており、ツイス
トペアケーブル媒体に対する規格を同定する。
からデータを「変換する」媒体の型によって、ある予め
指定された必要条件を見たさなければならない。ＭＡＵ
２６に対するこれらの予め指定された必要条件を同定す
る規格は、たとえば１０ベース（Ｂａｓｅ）５と呼ばれ
ている。この名称は、３つの重要な物理的層（２つの通
信装置間の物理的リンクの機械的、電気的、機能的およ
び手順の特性を規定することに関する模型）パラメータ
からきている。これらのパラメータは基底帯域または広
帯域のいずれが使用されるにせよ、毎秒メガビットの伝
送速度（ｍｂｐｓ）および数百メートルのセグメント長
さを含む。こうして１０ベース５は同軸ケーブル媒体に
対する典型的な値である５００メートルまでの長さで１
０ｍｂｐｓでの広域帯伝送を使用する物理的層を表わす
。草案の規格、１０ベースＴが提案されており、ツイス
トペアケーブル媒体に対する規格を同定する。
【０００７】ＡＵＩ３０は、特定の応用においていつも
必要ではない分離を与える複数個の１：１結合変圧器を
含んでもよい。ＭＡＵ２６はＬＡＮ１０の複数個のノー
ド２０と相互接続する媒体として使用される同軸ケーブ
ル３４に結合される。中継器３６はまた、損失を補償す
るためにシステムを通過した信号を増幅または再生する
ために使用され、設けられる。中継器３６はまた必要に
応じて信号を再同期化するだろう。
必要ではない分離を与える複数個の１：１結合変圧器を
含んでもよい。ＭＡＵ２６はＬＡＮ１０の複数個のノー
ド２０と相互接続する媒体として使用される同軸ケーブ
ル３４に結合される。中継器３６はまた、損失を補償す
るためにシステムを通過した信号を増幅または再生する
ために使用され、設けられる。中継器３６はまた必要に
応じて信号を再同期化するだろう。
【０００８】図２に示されたＬＡＮ１０は、設置されね
ばならない同軸ケーブル３４故に実現するのが高価また
は困難であるかもしれない。先在する建築物および他の
構造においては、ケーブルを設置する出費および困難は
増加する。多くの建築物は電話付帯設備のために使用さ
れる先に設置された非遮蔽ツイストペアワイヤを有する
。同軸ケーブルの代わりにこれらの潜在する回線を使用
することによって経費において著しい節約が実現され得
る。読者が容易に理解するであろうように、これらのツ
イストペア回線上のデジタル信号の伝送は、回線が雑音
および減衰に影響されやすいのでより困難である。さら
に潜在する配線は異なった太さのワイヤの組合わせを使
用しているかもしれないし、かつこれらのワイヤに沿っ
た伝送を予測できないものにする多くの異なった型の終
端およびノードを有するかもしれない。
ばならない同軸ケーブル３４故に実現するのが高価また
は困難であるかもしれない。先在する建築物および他の
構造においては、ケーブルを設置する出費および困難は
増加する。多くの建築物は電話付帯設備のために使用さ
れる先に設置された非遮蔽ツイストペアワイヤを有する
。同軸ケーブルの代わりにこれらの潜在する回線を使用
することによって経費において著しい節約が実現され得
る。読者が容易に理解するであろうように、これらのツ
イストペア回線上のデジタル信号の伝送は、回線が雑音
および減衰に影響されやすいのでより困難である。さら
に潜在する配線は異なった太さのワイヤの組合わせを使
用しているかもしれないし、かつこれらのワイヤに沿っ
た伝送を予測できないものにする多くの異なった型の終
端およびノードを有するかもしれない。
【０００９】しかしながら、ツイストペアケーブルを有
するＬＡＮ１０の実現化は、ＭＡＵ２６を同軸ケーブル
のためのアクセスユニットからツイストペアケーブルの
ためのアクセスユニットに変えることによって達成され
てもよい。ＩＥＥＥ規格８０２．３の互換性が所望され
るので他の構成要素すなわちＡＵＩ３０およびＳＩＡ２
２は全く同様のままである。
するＬＡＮ１０の実現化は、ＭＡＵ２６を同軸ケーブル
のためのアクセスユニットからツイストペアケーブルの
ためのアクセスユニットに変えることによって達成され
てもよい。ＩＥＥＥ規格８０２．３の互換性が所望され
るので他の構成要素すなわちＡＵＩ３０およびＳＩＡ２
２は全く同様のままである。
【００１０】したがって、この発明の別の目的は、適切
にＡＵＩをツイストペア媒体にインタフェースしかつＩ
ＥＥＥ規格８０２．３および草案の規格１０ベースＴと
の互換性を維持することができる新しくかつ改良された
ＭＡＵを実現することである。この新しいＭＡＵを実現
することにおいて１０ベースＴ規格によって扱われてい
ない改良および特徴が組込まれている。ＩＥＥＥ規格８
０２．３のすべての現行の特徴を必ずしも実現するわけ
ではないネットワークへの改良されたＭＡＵの携帯性は
維持されねばならない。したがって、規格以前のネット
ワークへの携帯性が簡単にかつ能率的に確実にされても
よいことを確実にすることがこの発明の目的である。
にＡＵＩをツイストペア媒体にインタフェースしかつＩ
ＥＥＥ規格８０２．３および草案の規格１０ベースＴと
の互換性を維持することができる新しくかつ改良された
ＭＡＵを実現することである。この新しいＭＡＵを実現
することにおいて１０ベースＴ規格によって扱われてい
ない改良および特徴が組込まれている。ＩＥＥＥ規格８
０２．３のすべての現行の特徴を必ずしも実現するわけ
ではないネットワークへの改良されたＭＡＵの携帯性は
維持されねばならない。したがって、規格以前のネット
ワークへの携帯性が簡単にかつ能率的に確実にされても
よいことを確実にすることがこの発明の目的である。
【００１１】たとえばリンク検査は現行の規格において
は能動アイドルとして実現され、それによって各々の装
置にネットワークが動作していることを保証するネット
ワーク上の能動装置間で情報が交換されてもよい。いく
つかの規格以前のシステムはリンクパルスを送らず、し
たがって、それらを有するネットワークに取付けられた
規格後の装置は、リンクパルスを受信せず全く存在しな
いリンク故障を示すだろう。この問題に対する先行技術
の解決はリンクパルス受信およびリンクパルス伝送の双
方の機能を全く止める新しい装置の能力を提供すること
である。
は能動アイドルとして実現され、それによって各々の装
置にネットワークが動作していることを保証するネット
ワーク上の能動装置間で情報が交換されてもよい。いく
つかの規格以前のシステムはリンクパルスを送らず、し
たがって、それらを有するネットワークに取付けられた
規格後の装置は、リンクパルスを受信せず全く存在しな
いリンク故障を示すだろう。この問題に対する先行技術
の解決はリンクパルス受信およびリンクパルス伝送の双
方の機能を全く止める新しい装置の能力を提供すること
である。
【００１２】
【発明の概要】この発明は、ツイストペアケーブルの使
用によりＬＡＮ上でＤＴＥへおよびから信頼性のある伝
送信号を送るように動作するツイストペアＭＡＵを実現
するための方法と装置を提供する。ツイストペアＭＡＵ
は多数の利点を有し、それは、中継器ＭＡＵまたはＤＴ
Ｅ ＭＡＵのどちらかとしてのＭＡＵの様々な実現化
例のための可変のループバックモードを含む。さらに、
改良されたツイストペア回線ドライバが設けられ、減少
されたジッタを有するランプ応答差動出力信号を与える
。 単純化されたＥＴＤ制御を有する改良されたＣＭＯＳ
ＡＵＩ回線ドライバ特徴もまた含まれる。さらにリン
ク状態および自動極性逆転の組合わされたオーバーライ
ドと状態表示が与えられる。
用によりＬＡＮ上でＤＴＥへおよびから信頼性のある伝
送信号を送るように動作するツイストペアＭＡＵを実現
するための方法と装置を提供する。ツイストペアＭＡＵ
は多数の利点を有し、それは、中継器ＭＡＵまたはＤＴ
Ｅ ＭＡＵのどちらかとしてのＭＡＵの様々な実現化
例のための可変のループバックモードを含む。さらに、
改良されたツイストペア回線ドライバが設けられ、減少
されたジッタを有するランプ応答差動出力信号を与える
。 単純化されたＥＴＤ制御を有する改良されたＣＭＯＳ
ＡＵＩ回線ドライバ特徴もまた含まれる。さらにリン
ク状態および自動極性逆転の組合わされたオーバーライ
ドと状態表示が与えられる。
【００１３】この発明の利点および性質のさらなる理解
は明細書および図面の残りの部分を参照することによっ
て実現され得る。
は明細書および図面の残りの部分を参照することによっ
て実現され得る。
【００１４】
【好ましい実施例の説明】内容
Ｉ．概括
ＩＩ．ＡＵＩドライバ
ＩＩＩ ．組合わされた機能オーバーライド／状態ＩＶ
． 極性検出／逆転 Ｖ．ループバック実現化例 ＶＩ．ツイストペアドライバ ＶＩＩ ．スマート（Ｓｍａｒｔ）スケルチＩ． 概
括 ネットワークにおける情報の伝達は使用される媒体の型
によって制限される。情報の信頼性のある伝送をするた
めに知る必要がある情報は、媒体の特性および伝送され
るべき信号の特性を含む。ネットワーク媒体としてのツ
イストペアの実現化例が危険を伴い、なぜならば、媒体
特性は、もし同軸ケーブルが使われたとしたら予測され
るであろうように、前もって正確には予測されないかも
しれないからである。したがって、ツイストペアケーブ
ルのための改良された媒体アクセスが提供される。この
改良された媒体アクセスユニットは改良された態様にお
いて強制的特徴を実現しかつさらに以前はこれらの媒体
アクセスユニットでは見つけられなかった特徴を与える
。
． 極性検出／逆転 Ｖ．ループバック実現化例 ＶＩ．ツイストペアドライバ ＶＩＩ ．スマート（Ｓｍａｒｔ）スケルチＩ． 概
括 ネットワークにおける情報の伝達は使用される媒体の型
によって制限される。情報の信頼性のある伝送をするた
めに知る必要がある情報は、媒体の特性および伝送され
るべき信号の特性を含む。ネットワーク媒体としてのツ
イストペアの実現化例が危険を伴い、なぜならば、媒体
特性は、もし同軸ケーブルが使われたとしたら予測され
るであろうように、前もって正確には予測されないかも
しれないからである。したがって、ツイストペアケーブ
ルのための改良された媒体アクセスが提供される。この
改良された媒体アクセスユニットは改良された態様にお
いて強制的特徴を実現しかつさらに以前はこれらの媒体
アクセスユニットでは見つけられなかった特徴を与える
。
【００１５】１０ベースＴ規格は改良されたＭＡＵによ
って含まれかつ実現される多数の強制的機能を含む。そ
れは、 １．伝送機能は、ＤＯ回路からＴＤ回路へマンチェスタ
コード化されたデータを伝達する能力を提供する。ＴＤ
回路にマンチェスタコード化されたデータを送らない間
、ＴＤ回路にアイドル信号ＴＤ ＩＤＬが送られる。
って含まれかつ実現される多数の強制的機能を含む。そ
れは、 １．伝送機能は、ＤＯ回路からＴＤ回路へマンチェスタ
コード化されたデータを伝達する能力を提供する。ＴＤ
回路にマンチェスタコード化されたデータを送らない間
、ＴＤ回路にアイドル信号ＴＤ ＩＤＬが送られる。
【００１６】２．受信機能は、ＲＤ回路からＤＩ回路に
マンチェスタコード化されたデータを伝達する能力を提
供する。ＤＩ回路にマンチェスタコード化されたデータ
を送らない間、アイドル信号ＩＤＬがＤＩ回路に送られ
る。
マンチェスタコード化されたデータを伝達する能力を提
供する。ＤＩ回路にマンチェスタコード化されたデータ
を送らない間、アイドル信号ＩＤＬがＤＩ回路に送られ
る。
【００１７】３．ループバック機能は、ＭＡＵがＴＤ回
路へマンチェスタコード化されたデータを送るときＤＯ
からＤＩ回路にマンチェスタコード化されたデータを伝
達する能力を提供する。
路へマンチェスタコード化されたデータを送るときＤＯ
からＤＩ回路にマンチェスタコード化されたデータを伝
達する能力を提供する。
【００１８】４．衝突存在機能は、ＲＤおよびＤＯ回路
にマンチェスタコード化されたデータの同時発生を検出
しかつそのような発生を衝突として報告する能力を提供
する。
にマンチェスタコード化されたデータの同時発生を検出
しかつそのような発生を衝突として報告する能力を提供
する。
【００１９】５．信号 品質 エラーメッセージ（
ＳＱＥ）検査機能は、衝突検出機構が動作することおよ
びＳＱＥメッセージはＭＡＵによって送り得ることをＤ
ＴＥに示す能力を提供する。
ＳＱＥ）検査機能は、衝突検出機構が動作することおよ
びＳＱＥメッセージはＭＡＵによって送り得ることをＤ
ＴＥに示す能力を提供する。
【００２０】６．ジャバ（Ｊａｂｂｅｒ）機能は、ＤＯ
回路上のマンチェスタコード化されたデータの異常に長
い受信が、それが存在するとき、伝送およびループバッ
ク機能によりマンチェスタコード化された伝達を不可能
にするが、不明瞭にネットワーク上の伝達を中断するの
を防ぐ能力を提供する。
回路上のマンチェスタコード化されたデータの異常に長
い受信が、それが存在するとき、伝送およびループバッ
ク機能によりマンチェスタコード化された伝達を不可能
にするが、不明瞭にネットワーク上の伝達を中断するの
を防ぐ能力を提供する。
【００２１】７．リンク保全性検査機能は、ＲＤ回路を
ＲＤ入力およびリンク検査パルス活動に対してモニタす
ることによって一方向のリンク故障の結果からネットワ
ークを保護する能力を提供し、これによって、もし予め
指定された時間内にどちらの条件も満たされなければ、
ＲＤ入力が受信されるかまたは十分なリンク検査パルス
活動が検出されるまで、ＭＡＵはリンク故障状態になり
かつアイドルをＤＩおよびＴＤ回路に送られることを引
き起こすだろう。リンク故障状態は伝送のビット伝達、
受信およびループバック機能ならびに衝突存在およびＳ
ＱＥ検査機能を不能化するだろう。
ＲＤ入力およびリンク検査パルス活動に対してモニタす
ることによって一方向のリンク故障の結果からネットワ
ークを保護する能力を提供し、これによって、もし予め
指定された時間内にどちらの条件も満たされなければ、
ＲＤ入力が受信されるかまたは十分なリンク検査パルス
活動が検出されるまで、ＭＡＵはリンク故障状態になり
かつアイドルをＤＩおよびＴＤ回路に送られることを引
き起こすだろう。リンク故障状態は伝送のビット伝達、
受信およびループバック機能ならびに衝突存在およびＳ
ＱＥ検査機能を不能化するだろう。
【００２２】図３はこの発明の局面を具体化する改良さ
れたツイストペアＭＡＵ５０の機能的ブロックの概略の
ブロック図である。ＭＡＵ５０は集積回路５２および外
部の媒体依存インタフェース（ｍｅｄｉｕｍ ｄｅｐｅ
ｎｄｅｎｔ ｉｎｔｅｒｆａｃｅ）（ＭＤＩ）５４を含
む。
れたツイストペアＭＡＵ５０の機能的ブロックの概略の
ブロック図である。ＭＡＵ５０は集積回路５２および外
部の媒体依存インタフェース（ｍｅｄｉｕｍ ｄｅｐｅ
ｎｄｅｎｔ ｉｎｔｅｒｆａｃｅ）（ＭＤＩ）５４を含
む。
【００２３】集積回路５２は、図示されていないＳＩＡ
２２からのＤＯ信号の受信のための回線受信機およびス
ケルチ回路６０を含む。回線受信機およびスケルチ回路
６０は回線ドライバおよび先行ひずみ回路６２ならびに
ジャバ制御回路６４に結合される。ジャバ制御回路６４
は、ＣＩ回路ドライバ６８およびＴＩ回路ドライバ７０
に順に結合される衝突およびループバック回路６６に結
合される。電圧制御発振器７２は衝突およびループバッ
ク回路６６への入力を与える。
２２からのＤＯ信号の受信のための回線受信機およびス
ケルチ回路６０を含む。回線受信機およびスケルチ回路
６０は回線ドライバおよび先行ひずみ回路６２ならびに
ジャバ制御回路６４に結合される。ジャバ制御回路６４
は、ＣＩ回路ドライバ６８およびＴＩ回路ドライバ７０
に順に結合される衝突およびループバック回路６６に結
合される。電圧制御発振器７２は衝突およびループバッ
ク回路６６への入力を与える。
【００２４】回線受信機および雑音フィルタ回路８０は
リンク検査回路８２ならびに極性検出および自動逆転回
路８４に結合される。極性検出および自動逆転回路８４
はＤＩ回線受信機８０に結合される。
リンク検査回路８２ならびに極性検出および自動逆転回
路８４に結合される。極性検出および自動逆転回路８４
はＤＩ回線受信機８０に結合される。
【００２５】ＭＤＩ５４はツイストケーブル９０上の信
号の最適化を許すために外部抵抗器およびフィルタ構成
要素を含む。以下に詳細に記述されるように、集積回路
５２およびＭＤＩ５４の回路の相互作用はこの発明の所
望される目的に合う。
号の最適化を許すために外部抵抗器およびフィルタ構成
要素を含む。以下に詳細に記述されるように、集積回路
５２およびＭＤＩ５４の回路の相互作用はこの発明の所
望される目的に合う。
【００２６】図４は集積回路５２および媒体依存インタ
フェース（ＭＤＩ）５４の典型的なシステム応用を示す
。集積回路５２は複数個の信号を受信し、複数個の信号
を伝送しかつＤＴＥ１２または中継器３６をツイストペ
アケーブル９０にインタフェースするための複数個の制
御信号に応答する。伝送されかつ受信されるこれらの複
数個の信号および制御信号は以下を含む。
フェース（ＭＤＩ）５４の典型的なシステム応用を示す
。集積回路５２は複数個の信号を受信し、複数個の信号
を伝送しかつＤＴＥ１２または中継器３６をツイストペ
アケーブル９０にインタフェースするための複数個の制
御信号に応答する。伝送されかつ受信されるこれらの複
数個の信号および制御信号は以下を含む。
【００２７】
２．１．ピン定義
記号 型（＊）
名称および機能ＴＸＤ＋，ＴＸＤ−
Ｏ 伝送データ。出力。１０ベース−Ｔポ
ート差動ド
ライバ。 ＴＸＰ＋，ＴＸＰ− Ｏ 伝送先行ひずみ
。出力。伝送波形先行ひずみ制御。 ＲＸＤ＋，ＲＸＤ− Ｉ 受信データ。入
力。１０ベースＴポート差動受信機。 ＤＯ＋，ＤＯ− Ｉ データアウ
ト。入力。ＡＵＩポート差動受信機。 ＤＩ＋，ＤＩ− Ｏ データイン
。出力。ＡＵＩポート差動ドライバ。 ＣＬ＋，ＣＬ− Ｏ 制御イン。 出力。ＡＵＩポート差動ドライバ。 ＬＮＫＳＴ Ｉ／Ｏ リンク状態
。オープンドレイン、入力−出力。 このピンがローにつながれているとき、内部リンク検査
受信機能は、不能化されかつ伝送および受信機能はアイ
ドルリンクパルスおよびデータの到着に関係なく能動の
ままである。集積回路５２はこのピンの状態に関係なく
アイドルリンクパルスを発生し続ける。
名称および機能ＴＸＤ＋，ＴＸＤ−
Ｏ 伝送データ。出力。１０ベース−Ｔポ
ート差動ド
ライバ。 ＴＸＰ＋，ＴＸＰ− Ｏ 伝送先行ひずみ
。出力。伝送波形先行ひずみ制御。 ＲＸＤ＋，ＲＸＤ− Ｉ 受信データ。入
力。１０ベースＴポート差動受信機。 ＤＯ＋，ＤＯ− Ｉ データアウ
ト。入力。ＡＵＩポート差動受信機。 ＤＩ＋，ＤＩ− Ｏ データイン
。出力。ＡＵＩポート差動ドライバ。 ＣＬ＋，ＣＬ− Ｏ 制御イン。 出力。ＡＵＩポート差動ドライバ。 ＬＮＫＳＴ Ｉ／Ｏ リンク状態
。オープンドレイン、入力−出力。 このピンがローにつながれているとき、内部リンク検査
受信機能は、不能化されかつ伝送および受信機能はアイ
ドルリンクパルスおよびデータの到着に関係なく能動の
ままである。集積回路５２はこのピンの状態に関係なく
アイドルリンクパルスを発生し続ける。
【００２８】もしリンクが機能的と同定されれば、出力
としてこのピンはローにドライブされる。しかしながら
、もしリンクがアイドルリンクパルスまたはデータパケ
ットがないことにより非機能的だと決定されれば、この
ピンはドライブされない。ロー出力状態においては、最
大限の１６ｍＡを沈める能力があり、かつＬＥＤをドラ
イブするのに使用されることができる。
としてこのピンはローにドライブされる。しかしながら
、もしリンクがアイドルリンクパルスまたはデータパケ
ットがないことにより非機能的だと決定されれば、この
ピンはドライブされない。ロー出力状態においては、最
大限の１６ｍＡを沈める能力があり、かつＬＥＤをドラ
イブするのに使用されることができる。
【００２９】このピンは内部にハイに引かれる。
ＲＸＰＯＬ Ｉ／Ｏ 受信極性。
オープンドレイン、入力−出力。ツイペア受信機は、逆
転された極性（配線エラー）を有する受信信号を検出す
る能力がある。ＲＸＰＯＬピンは通常ローの状態にあり
、受信された信号の正しい極性を示す。もし受信機が逆
転された極性を有する受信されたパケットを検出すれば
、このピンはドライブされず（ハイになる）かつ次のパ
ケットは反転される。ロー出力状態においてこのピンは
最大限の１６ｍＡまでを沈めることができ、したがって
、ＬＥＤをドライブする能力がある。
転された極性（配線エラー）を有する受信信号を検出す
る能力がある。ＲＸＰＯＬピンは通常ローの状態にあり
、受信された信号の正しい極性を示す。もし受信機が逆
転された極性を有する受信されたパケットを検出すれば
、このピンはドライブされず（ハイになる）かつ次のパ
ケットは反転される。ロー出力状態においてこのピンは
最大限の１６ｍＡまでを沈めることができ、したがって
、ＬＥＤをドライブする能力がある。
【００３０】この特徴はこのピンをローに締付けること
によって不能化され得る。この場合、受信極性補正回路
は不能化されかつ受信された信号に関係なく、内部の受
信信号は反転されないままである。
によって不能化され得る。この場合、受信極性補正回路
は不能化されかつ受信された信号に関係なく、内部の受
信信号は反転されないままである。
【００３１】このピンは内部にハイに引かれる。
−ＳＱＥ ＴＥＳＴ Ｉ 信号品質検査
（鼓動）能動化。入力。能動ロー。
（鼓動）能動化。入力。能動ロー。
【００３２】ＳＱＥ検査機能はこの入力をローにタイプ
することによって可能にされる。この入力は内部にハイ
に引かれる。 −ＰＲＤＮ／−ＲＳＴ Ｉ 電力ダウン／リセ
ット。 入力、能動ロー。この入力をローにドライブすることは
集積回路５２の内部論理をリセットしかつ装置を特別の
電力ダウンモードに置く。電力ダウン／リセットモード
においては、すべての出力ドライバは非能動状態に置か
れる。 ＸＭＴ Ｏ 伝
送。出力。このピンは、集積回路５２がＡＵＩＤＯペア
上でデータを受信しかつＴＸＤ／ＴＸＰピン上にデータ
を伝送する間ハイにドライブされる。この出力は衝突の
間ハイである。 ＲＣＶ Ｏ 受
信。出力。このピンは、集積回路５２がＲＸＤピン上で
データを受信しかつＡＵＩ ＴＩペアの上へ受信され
た信号を伝達する間ハイにドライブされる。この出力は
衝突の間ハイである。 ＲＥＸＴ Ｉ 外部
的抵抗器。入力。内部の電圧制御発振器（ＶＣＯ）のた
めの電圧基準を供給するために外部の精密な抵抗器はこ
のピンと正の電源の間に接続される。 ＴＥＳＴ Ｉ 検査
。入力、能動ハイ。 このピンは通常の動作のためにローにつながれるべきで
ある。もしこのピンがハイにドライブされれば、集積回
路５２はループバック検査モードになるであろう。ルー
プバックの型は−ＳＱＥ ＴＥＳＴピンの状態によっ
て決定される。もしこのピンがローの状態であれば（ス
テーションＭＡＵ）、集積回路５２はＤＯからＴＸＤ／
ＴＸＰ回路へおよびＲＸＤからＤＩ回路へデータを独立
して伝達する。もし−ＳＱＥＴＥＳＴがハイの状態であ
れば（中継器ＭＡＵ）、ＲＸＤ回路上のデータはＴＸＤ
／ＴＸＰ回路上に伝送され戻されかつＤＯ回路上のデー
タはＤＩペア上に伝送される。 ＡＶＤＤ Ｐ アナ
ログ電力。このピンは集積回路５２回路のアナログ部分
に＋５Ｖを供給する。 ＡＶＳＳ Ｐ アナ
ログ接地。このピンは集積回路５２回路のアナログ部分
に０Ｖを供給する。 ＶＤＤ Ｐ デ
ジタル電力。このピンは集積回路５２回路のデジタル部
分に＋５Ｖを供給する。 ＶＳＳ Ｐ デ
ジタル接地。このピンは回路のデジタル部分に０Ｖを供
給する。
することによって可能にされる。この入力は内部にハイ
に引かれる。 −ＰＲＤＮ／−ＲＳＴ Ｉ 電力ダウン／リセ
ット。 入力、能動ロー。この入力をローにドライブすることは
集積回路５２の内部論理をリセットしかつ装置を特別の
電力ダウンモードに置く。電力ダウン／リセットモード
においては、すべての出力ドライバは非能動状態に置か
れる。 ＸＭＴ Ｏ 伝
送。出力。このピンは、集積回路５２がＡＵＩＤＯペア
上でデータを受信しかつＴＸＤ／ＴＸＰピン上にデータ
を伝送する間ハイにドライブされる。この出力は衝突の
間ハイである。 ＲＣＶ Ｏ 受
信。出力。このピンは、集積回路５２がＲＸＤピン上で
データを受信しかつＡＵＩ ＴＩペアの上へ受信され
た信号を伝達する間ハイにドライブされる。この出力は
衝突の間ハイである。 ＲＥＸＴ Ｉ 外部
的抵抗器。入力。内部の電圧制御発振器（ＶＣＯ）のた
めの電圧基準を供給するために外部の精密な抵抗器はこ
のピンと正の電源の間に接続される。 ＴＥＳＴ Ｉ 検査
。入力、能動ハイ。 このピンは通常の動作のためにローにつながれるべきで
ある。もしこのピンがハイにドライブされれば、集積回
路５２はループバック検査モードになるであろう。ルー
プバックの型は−ＳＱＥ ＴＥＳＴピンの状態によっ
て決定される。もしこのピンがローの状態であれば（ス
テーションＭＡＵ）、集積回路５２はＤＯからＴＸＤ／
ＴＸＰ回路へおよびＲＸＤからＤＩ回路へデータを独立
して伝達する。もし−ＳＱＥＴＥＳＴがハイの状態であ
れば（中継器ＭＡＵ）、ＲＸＤ回路上のデータはＴＸＤ
／ＴＸＰ回路上に伝送され戻されかつＤＯ回路上のデー
タはＤＩペア上に伝送される。 ＡＶＤＤ Ｐ アナ
ログ電力。このピンは集積回路５２回路のアナログ部分
に＋５Ｖを供給する。 ＡＶＳＳ Ｐ アナ
ログ接地。このピンは集積回路５２回路のアナログ部分
に０Ｖを供給する。 ＶＤＤ Ｐ デ
ジタル電力。このピンは集積回路５２回路のデジタル部
分に＋５Ｖを供給する。 ＶＳＳ Ｐ デ
ジタル接地。このピンは回路のデジタル部分に０Ｖを供
給する。
【００３３】（＊）ピン型は Ｉ 入力
Ｏ 出力Ｉ／Ｏ入力および出力 Ｐ 電力であ
る。
Ｏ 出力Ｉ／Ｏ入力および出力 Ｐ 電力であ
る。
【００３４】これらの信号のさらなる説明は以下に述べ
られるであろう。図６および図７は、ＣＯＲＥＬＯＧＩ
Ｃ回路１００、ＴＥＳＴＭＵＸ回路１０２、ＡＵＩＰＯ
ＲＴ回路１０４およびＴＷＳＴＰＲＰＯＲＴ回路１０６
を含む集積回路５２のブロック図である。ＣＯＲＥＬＯ
ＧＩＣ１００は、集積回路５２のハウスキーピングおよ
び論理機能を達成しかつＴＥＳＴＭＵＸ１０２およびＡ
ＵＩＰＯＲＴ１０４およびＴＷＳＴＰＲＰＯＲＴ１０６
とインタフェースする。これらの回路の機能および動作
は特徴を提供しかつこの発明の目的を満たす。
られるであろう。図６および図７は、ＣＯＲＥＬＯＧＩ
Ｃ回路１００、ＴＥＳＴＭＵＸ回路１０２、ＡＵＩＰＯ
ＲＴ回路１０４およびＴＷＳＴＰＲＰＯＲＴ回路１０６
を含む集積回路５２のブロック図である。ＣＯＲＥＬＯ
ＧＩＣ１００は、集積回路５２のハウスキーピングおよ
び論理機能を達成しかつＴＥＳＴＭＵＸ１０２およびＡ
ＵＩＰＯＲＴ１０４およびＴＷＳＴＰＲＰＯＲＴ１０６
とインタフェースする。これらの回路の機能および動作
は特徴を提供しかつこの発明の目的を満たす。
【００３５】図８および図９はさらにＣＯＲＥＬＯＧＩ
Ｃ１００の特徴を示す機能的ブロック図である。ＣＯＲ
ＥＬＯＧＩＣ１００は検査論理１１０回路、ＳＱＥＴＥ
ＳＴ１１２回路、ＬＩＮＫＴＥＳＴ回路１１４、ジャバ
回路１１６およびＸＭＴＲＣＶ回路１１８を含む。
Ｃ１００の特徴を示す機能的ブロック図である。ＣＯＲ
ＥＬＯＧＩＣ１００は検査論理１１０回路、ＳＱＥＴＥ
ＳＴ１１２回路、ＬＩＮＫＴＥＳＴ回路１１４、ジャバ
回路１１６およびＸＭＴＲＣＶ回路１１８を含む。
【００３６】これはトップレベルの論理概略図でありす
べての「バックエンド」デジタル論理を包含する。ＣＯ
ＲＥＬＯＧＩＣは集積回路５２ドライバ、受信機および
状態ピンの機能を制御する。それは、５つの主な回路ブ
ロック（ＴＥＳＴＬＯＧＩＣ、ＸＭＴＲＣＶ、ＳＱＥＴ
ＥＳＴ、ＬＩＮＫＴＥＳＴおよびＪＡＢＢＥＲ）、電力
アップリセット回路およびあるランダム論理からなる。
べての「バックエンド」デジタル論理を包含する。ＣＯ
ＲＥＬＯＧＩＣは集積回路５２ドライバ、受信機および
状態ピンの機能を制御する。それは、５つの主な回路ブ
ロック（ＴＥＳＴＬＯＧＩＣ、ＸＭＴＲＣＶ、ＳＱＥＴ
ＥＳＴ、ＬＩＮＫＴＥＳＴおよびＪＡＢＢＥＲ）、電力
アップリセット回路およびあるランダム論理からなる。
【００３７】入力および出力信号
以下はＣＯＲＥＬＯＧＩＣ入力および出力信号、入力信
号がどこからくるのか、出力信号は結局どこへ行くのか
およびそれらの機能のリストである。
号がどこからくるのか、出力信号は結局どこへ行くのか
およびそれらの機能のリストである。
【００３８】ＬＩＮＫＤＥＴ （入力） この信号
はツイストペア受信機のスマートスケルチ回路（ＲＤＰ
ＷＳＱ回路ブロックのＲＸＬＩＮＫ）によって発生され
る。 ツイストペア受信機によって検出されたリンク検査パル
スは受信されたリンク検査パルスの幅および振幅によっ
て、幅が約２０ｎｓないし１００ｎｓ＋の正のパルスを
発生する。ＬＩＮＫＤＥＴはＬＩＮＫＴＥＳＴ回路によ
ってモニタされる。
はツイストペア受信機のスマートスケルチ回路（ＲＤＰ
ＷＳＱ回路ブロックのＲＸＬＩＮＫ）によって発生され
る。 ツイストペア受信機によって検出されたリンク検査パル
スは受信されたリンク検査パルスの幅および振幅によっ
て、幅が約２０ｎｓないし１００ｎｓ＋の正のパルスを
発生する。ＬＩＮＫＤＥＴはＬＩＮＫＴＥＳＴ回路によ
ってモニタされる。
【００３９】ＲＤ ＤＡＴＡ （入力） この信
号は、ＤＩ送信機回路に送られる前にツイストペア入力
受信機によって検出され、スマートスケルチ修飾（ｓｍ
ａｒｔ ｓｑｕｅｌｃｈ ｑｕａｌｉｆｉｅｄ ）され
かつ増幅されるマンチェスタコード化されたデータであ
る。それはＣＯＲＥＬＯＧＩＣによって受信されたデー
タ極性を決定するために使われる。
号は、ＤＩ送信機回路に送られる前にツイストペア入力
受信機によって検出され、スマートスケルチ修飾（ｓｍ
ａｒｔ ｓｑｕｅｌｃｈ ｑｕａｌｉｆｉｅｄ ）され
かつ増幅されるマンチェスタコード化されたデータであ
る。それはＣＯＲＥＬＯＧＩＣによって受信されたデー
タ極性を決定するために使われる。
【００４０】ＲＤＣＲＳ （入力） これはツイス
トペア受信機スマートスケルチ回路によって発生される
ＲＤデータキャリア検知信号である。それはＣＯＲＥＬ
ＯＧＩＣ内でＬＩＮＫＴＥＳＴ回路およびＸＭＴＲＣＶ
回路によって主に使用される。
トペア受信機スマートスケルチ回路によって発生される
ＲＤデータキャリア検知信号である。それはＣＯＲＥＬ
ＯＧＩＣ内でＬＩＮＫＴＥＳＴ回路およびＸＭＴＲＣＶ
回路によって主に使用される。
【００４１】ＤＯＣＲＳ （入力） これはＡＵＩ
ＤＯ＋／−入力スケルチおよびパルス幅修飾（ｑｕ
ａｌｉｆｉｃａｔｉｏｎ ）回路によって発生されるＤ
Ｏデータキャリア検知信号である。それはＣＯＲＥＬＯ
ＧＩＣ内でＳＱＥＴＥＳＴ、ＪＡＢＢＥＲおよびＸＭＴ
ＲＣＶ回路によって主に使用される。
ＤＯ＋／−入力スケルチおよびパルス幅修飾（ｑｕ
ａｌｉｆｉｃａｔｉｏｎ ）回路によって発生されるＤ
Ｏデータキャリア検知信号である。それはＣＯＲＥＬＯ
ＧＩＣ内でＳＱＥＴＥＳＴ、ＪＡＢＢＥＲおよびＸＭＴ
ＲＣＶ回路によって主に使用される。
【００４２】ＮＯＴ ＳＱＥＴＥＳＴ （入力）
この信号はＮＯＴ ＳＱＥＴＥＳＴパッドから直接
に取られる。この信号はＴＴＬ−レベル論理信号を受入
れるためにＴＰＸＩＮＢＵＦによってバッファされる。 ＮＯＴ ＳＱＥＴＥＳＴは主にＣＩ＋／−上のパケッ
ト端部ＳＱＥ鼓動伝送を許容する／抑止するために使わ
れかつＳＩ（スキャンイン）直列入力としてＳＣＡＮ
ＰＡＴＨ検査回路によってもまた使用される。
この信号はＮＯＴ ＳＱＥＴＥＳＴパッドから直接
に取られる。この信号はＴＴＬ−レベル論理信号を受入
れるためにＴＰＸＩＮＢＵＦによってバッファされる。 ＮＯＴ ＳＱＥＴＥＳＴは主にＣＩ＋／−上のパケッ
ト端部ＳＱＥ鼓動伝送を許容する／抑止するために使わ
れかつＳＩ（スキャンイン）直列入力としてＳＣＡＮ
ＰＡＴＨ検査回路によってもまた使用される。
【００４３】ＮＯＴ ＰＲＤＮ （入力） この
信号はＮＯＴ ＰＲＤＮパッドから経路付けられる能
動ロー信号である。ＰＲＤＮがローのとき、それはＣＯ
ＲＥＬＯＧＩＣにおいてシステムリセット信号を発生し
かつＡＵＩＰＯＲＴのＶＲＥＦ回路において集積回路５
２バイアス電流源を遮断する。ＰＲＤＮ信号はＴＴＬ−
レベル論理信号を受入れるためにＴＰＸＩＮＢＵＦによ
ってバッファされる。
信号はＮＯＴ ＰＲＤＮパッドから経路付けられる能
動ロー信号である。ＰＲＤＮがローのとき、それはＣＯ
ＲＥＬＯＧＩＣにおいてシステムリセット信号を発生し
かつＡＵＩＰＯＲＴのＶＲＥＦ回路において集積回路５
２バイアス電流源を遮断する。ＰＲＤＮ信号はＴＴＬ−
レベル論理信号を受入れるためにＴＰＸＩＮＢＵＦによ
ってバッファされる。
【００４４】ＰＷＲＵＰＢＩＡＳ （入力） これ
はＡＵＩＰＯＲＴのＶＲＥＦ回路からの２．５μＡ（公
称）バイアス電流である。それは電力アップの間１０μ
ｓｅｃリセットパルスを与えるためにＣＯＲＥＬＯＧＩ
ＣのＰＵＰＲＳＴ（電力アップリセット）回路において
コンデンサ充電電流として使用される。
はＡＵＩＰＯＲＴのＶＲＥＦ回路からの２．５μＡ（公
称）バイアス電流である。それは電力アップの間１０μ
ｓｅｃリセットパルスを与えるためにＣＯＲＥＬＯＧＩ
ＣのＰＵＰＲＳＴ（電力アップリセット）回路において
コンデンサ充電電流として使用される。
【００４５】ＲＡＷＣＬＫ１０ （入力） この信
号は集積回路５２ＶＣＯによって発生される１０ＭＨｚ
＋／−１５％（５０％衝撃係数）クロックである。この
信号はシステムリセット間は中止される。それは通常の
動作の間、ＣＯＲＥＬＯＧＩＣのためのクロックおよび
その状態機械およびカウンタを設ける。
号は集積回路５２ＶＣＯによって発生される１０ＭＨｚ
＋／−１５％（５０％衝撃係数）クロックである。この
信号はシステムリセット間は中止される。それは通常の
動作の間、ＣＯＲＥＬＯＧＩＣのためのクロックおよび
その状態機械およびカウンタを設ける。
【００４６】ＴＥＳＴ （入力） この信号は集積
回路５２ＴＥＳＴパッドに直接接続される。入力バッフ
ァ、ＴＰＸＩＮＢＵＦはＴＴＬ−レベル論理信号を受入
れかつＭＯＳ論理と互換性のある入力レベルを与える。 ＴＥＳＴ信号は集積回路５２検査モードを選択するため
にＴＥＳＴＬＯＧＩＣ回路によって使用される。
回路５２ＴＥＳＴパッドに直接接続される。入力バッフ
ァ、ＴＰＸＩＮＢＵＦはＴＴＬ−レベル論理信号を受入
れかつＭＯＳ論理と互換性のある入力レベルを与える。 ＴＥＳＴ信号は集積回路５２検査モードを選択するため
にＴＥＳＴＬＯＧＩＣ回路によって使用される。
【００４７】ＴＥＳＴ２ （入力） ＴＥＳＴ２信
号は製造検査のためにＴＥＳＴＬＯＧＩＣ回路によって
使用される。
号は製造検査のためにＴＥＳＴＬＯＧＩＣ回路によって
使用される。
【００４８】ＳＹＳＲＳＴ （出力、選択的） こ
の能動ハイ制御信号はシステムリセット可能である。そ
れはＣＯＲＥＬＯＧＩＣ回路、ＡＵＩＰＯＲＴのＴＰＥ
ＸＶＣＯおよびＡＵＩＲＣＶＳＱ回路およびＴＷＳＴＰ
ＲＰＯＲＴのＲＤＲＣＶＳＱ回路をリセットする。ＳＹ
ＳＲＳＴはまた１６ｍＡ出力ドライバを、それらを低電
流（１００μＡ最大）出力ハイ状態にドライブすること
によって不能化する（ＲＸＰＯＬおよびＬＮＫＳＴパッ
ドをドライブする）。
の能動ハイ制御信号はシステムリセット可能である。そ
れはＣＯＲＥＬＯＧＩＣ回路、ＡＵＩＰＯＲＴのＴＰＥ
ＸＶＣＯおよびＡＵＩＲＣＶＳＱ回路およびＴＷＳＴＰ
ＲＰＯＲＴのＲＤＲＣＶＳＱ回路をリセットする。ＳＹ
ＳＲＳＴはまた１６ｍＡ出力ドライバを、それらを低電
流（１００μＡ最大）出力ハイ状態にドライブすること
によって不能化する（ＲＸＰＯＬおよびＬＮＫＳＴパッ
ドをドライブする）。
【００４９】ＳＴＡＴ ＲＶＲＳＰＯＬ （入力／
出力） これはＲＸＰＯＬパッドに経路付けられるＩ
／Ｏ信号である。それは能動ロー出力として、１６ｍＡ
を沈める能力があるが、集積回路５２が逆転された極性
を有するパケットを受信したかどうかを示す。入力とし
て、それはＴＴＬ−レベル論理信号を受入れるためにバ
ッファされかつ受信極性補正回路を能動化する／不能化
にするために使用される。
出力） これはＲＸＰＯＬパッドに経路付けられるＩ
／Ｏ信号である。それは能動ロー出力として、１６ｍＡ
を沈める能力があるが、集積回路５２が逆転された極性
を有するパケットを受信したかどうかを示す。入力とし
て、それはＴＴＬ−レベル論理信号を受入れるためにバ
ッファされかつ受信極性補正回路を能動化する／不能化
にするために使用される。
【００５０】ＬＩＮＫ ＦＡＩＬ （入力／出力）
これはＬＮＫＳＴパッドに経路付けられるＩ／Ｏ信
号である。それは能動ロー出力として、１６ｍＡを沈め
る能力があり、集積回路５２がリンク故障状態になった
かどうかを示す。入力として、それはＴＴＬ−レベル論
理信号を受入れるためにバッファされかつ集積回路５２
のリンク検査受信機能を能動化する／不能化するために
使用される。
これはＬＮＫＳＴパッドに経路付けられるＩ／Ｏ信
号である。それは能動ロー出力として、１６ｍＡを沈め
る能力があり、集積回路５２がリンク故障状態になった
かどうかを示す。入力として、それはＴＴＬ−レベル論
理信号を受入れるためにバッファされかつ集積回路５２
のリンク検査受信機能を能動化する／不能化するために
使用される。
【００５１】ＳＴＡＴ ＲＤＣＲＳ （出力）
この能動ハイ信号は、ＲＤデータがツイストペア受信機
によって検出されかつ集積回路５２がリンク故障状態で
ないとき、ＲＣＶパッドに経路付けられかつハイになる
。この出力は１つのＴＴＬ入力をドライブする能力があ
る。
この能動ハイ信号は、ＲＤデータがツイストペア受信機
によって検出されかつ集積回路５２がリンク故障状態で
ないとき、ＲＣＶパッドに経路付けられかつハイになる
。この出力は１つのＴＴＬ入力をドライブする能力があ
る。
【００５２】ＳＴＡＴ ＤＯＣＲＳ （出力）
この能動ハイ信号は、ＤＯデータがＡＵＩ受信機回路に
よって検出されかつ集積回路５２がリンク故障またはジ
ャバ状態でないとき、ＸＭＴパッドに経路付けられかつ
ハイになる。この出力は１つのＴＴＬ入力をドライブす
る能力がある。
この能動ハイ信号は、ＤＯデータがＡＵＩ受信機回路に
よって検出されかつ集積回路５２がリンク故障またはジ
ャバ状態でないとき、ＸＭＴパッドに経路付けられかつ
ハイになる。この出力は１つのＴＴＬ入力をドライブす
る能力がある。
【００５３】ＦＩＸＰＯＬ （出力） この信号は
ＲＤデータ極性を反転するツイストペアＲＤデータ経路
においてマルチプレクサを制御するために使用される。 ＦＩＸＰＯＬはもし逆転されたパケットが受信されかつ
極性逆転が能動化されればハイになるだろう。
ＲＤデータ極性を反転するツイストペアＲＤデータ経路
においてマルチプレクサを制御するために使用される。 ＦＩＸＰＯＬはもし逆転されたパケットが受信されかつ
極性逆転が能動化されればハイになるだろう。
【００５４】ＳＱＬＣＨ ＩＮＨＢ （出力）
この信号はＡＵＩ ＤＯ＋／−受信機およびツイスト
ペアＲＤ＋／−受信機回路に送られる。能動化されたと
き、この信号はＡＵＩ ＤＯ＋／−およびＲＤ＋／−
上のスケルチを無効にする。
この信号はＡＵＩ ＤＯ＋／−受信機およびツイスト
ペアＲＤ＋／−受信機回路に送られる。能動化されたと
き、この信号はＡＵＩ ＤＯ＋／−およびＲＤ＋／−
上のスケルチを無効にする。
【００５５】ＣＩＤＲＶＥＮ （出力） この信号
はＣＩ＋／−出力ドライブ回路のための可能制御である
。それは通常、ＳＱＥ検査（鼓動）、衝突またはジャバ
状態が１０ＭＨｚ ＳＱＥ信号がＡＵＩ ＣＩ＋／
−ペアの上に伝送されねばならないと示すときに活動化
される。
はＣＩ＋／−出力ドライブ回路のための可能制御である
。それは通常、ＳＱＥ検査（鼓動）、衝突またはジャバ
状態が１０ＭＨｚ ＳＱＥ信号がＡＵＩ ＣＩ＋／
−ペアの上に伝送されねばならないと示すときに活動化
される。
【００５６】ＳＴＡＴＩＣ ＴＥＳＴ （出力）
この制御信号は製造検査に関連して使用される。
この制御信号は製造検査に関連して使用される。
【００５７】ＤＩＴＸＥＮＸ （出力） この信号
はＤＩ＋／−出力ドライバのための能動化制御である。 それは通常、ＤＯ＋／−データがループバックされると
きまたはＲＤ＋／−データがＤＩ＋／−に送られるべき
ときに活動化される。
はＤＩ＋／−出力ドライバのための能動化制御である。 それは通常、ＤＯ＋／−データがループバックされると
きまたはＲＤ＋／−データがＤＩ＋／−に送られるべき
ときに活動化される。
【００５８】ＴＰＤＲＶＥＮ （出力） この信号
はＴＰ＋／−出力ドライブ回路のための能動化制御であ
る。 それは通常、ＤＯ＋／−データまたはリンクパルスがＴ
Ｐ＋／−に送られるべきであるときに活動化される。そ
れはＲＤデータがＴＰ＋／−に送られるべきとき、ＬＯ
ＯＰＢＡＣＫ−ＲＰＴＲの間は能動である。ＴＰＤＲＶ
ＥＮはまたＴＰ＋／−出力ドライバへの先行ひずみ能動
化入力に配線により送られる。
はＴＰ＋／−出力ドライブ回路のための能動化制御であ
る。 それは通常、ＤＯ＋／−データまたはリンクパルスがＴ
Ｐ＋／−に送られるべきであるときに活動化される。そ
れはＲＤデータがＴＰ＋／−に送られるべきとき、ＬＯ
ＯＰＢＡＣＫ−ＲＰＴＲの間は能動である。ＴＰＤＲＶ
ＥＮはまたＴＰ＋／−出力ドライバへの先行ひずみ能動
化入力に配線により送られる。
【００５９】ＲＤ２ＤＩＣＴＬ （出力） この能
動ハイ制御信号はＴＥＳＴＭＵＸ回路がＤＩドライバ入
力にＲＤデータを経路付けることを能動化する。
動ハイ制御信号はＴＥＳＴＭＵＸ回路がＤＩドライバ入
力にＲＤデータを経路付けることを能動化する。
【００６０】ＬＮＫＰＬＳ （出力） この能動ハ
イ制御信号はＴＥＳＴＭＵＸ回路がＴＰ＋／−ドライバ
のデータ入力の入力に論理ハイ信号を経路付けることを
能動化する。この制御はリンクパルス伝送がハイパルス
だけがツイストペア出力回路の上に伝送されることが確
実になるよう達成される前、間および後の１ビット時間
、能動である。
イ制御信号はＴＥＳＴＭＵＸ回路がＴＰ＋／−ドライバ
のデータ入力の入力に論理ハイ信号を経路付けることを
能動化する。この制御はリンクパルス伝送がハイパルス
だけがツイストペア出力回路の上に伝送されることが確
実になるよう達成される前、間および後の１ビット時間
、能動である。
【００６１】ＲＤ２ＴＤＣＴＬ （出力） この能
動ハイ制御信号はＴＥＳＴＭＵＸ回路がＴＰ＋／−出力
ドライバの入力へ受信されたＲＤデータを経路付けるこ
とを能動化する。
動ハイ制御信号はＴＥＳＴＭＵＸ回路がＴＰ＋／−出力
ドライバの入力へ受信されたＲＤデータを経路付けるこ
とを能動化する。
【００６２】ＮＯＴ ＰＷＲＤＮ （出力） こ
の能動ローリセット信号は、ＮＯＴ ＰＲＤＮパッド
からのバッファされた信号である。それはチップが電力
ダウンモードになるとき、それが集積回路５２バイアス
電流源を遮断するＡＵＩＰＯＲＴのＶＲＥＦ回路へ送ら
れる。
の能動ローリセット信号は、ＮＯＴ ＰＲＤＮパッド
からのバッファされた信号である。それはチップが電力
ダウンモードになるとき、それが集積回路５２バイアス
電流源を遮断するＡＵＩＰＯＲＴのＶＲＥＦ回路へ送ら
れる。
【００６３】ＰＷＲＵＰ ＲＥＳＴＥ （入力）
この能動ハイリセット信号はＣＯＲＥＬＯＧＩＣ内の
電力アップ回路によって発生される。
この能動ハイリセット信号はＣＯＲＥＬＯＧＩＣ内の
電力アップ回路によって発生される。
【００６４】ＩＩ．ＡＵＩドライバ
図３８は、ＭＡＵ５０からのＤＩ＋ およびＤＩ− の
出力のためのＡＵＩドライバ（ＡＵＩＤＲＶ）２３０を
有するＡＵＩＸＭＴＴＲ１１４の概略図である。
出力のためのＡＵＩドライバ（ＡＵＩＤＲＶ）２３０を
有するＡＵＩＸＭＴＴＲ１１４の概略図である。
【００６５】ＩＥＥＥ規格８０２．３はネットワークへ
およびからのＡＵＩ接続に情報を送るための特定の波形
を指定し、それはマンチェスタコード化の実現化例であ
る。波形は伝送部分の始めおよび伝送部分の終りを有す
る。伝送部分の始めは一連の交互の１および０からなる
識別を有する。伝送部分の終りは伝送区切り記号の終り
（ＥＴＤ）を有し、コード化された信号が最小限の２ビ
ット時間に対してハイに、１０ＭＨｚ信号に対して約２
００ｎｓに保たれるという点において普通でない。
およびからのＡＵＩ接続に情報を送るための特定の波形
を指定し、それはマンチェスタコード化の実現化例であ
る。波形は伝送部分の始めおよび伝送部分の終りを有す
る。伝送部分の始めは一連の交互の１および０からなる
識別を有する。伝送部分の終りは伝送区切り記号の終り
（ＥＴＤ）を有し、コード化された信号が最小限の２ビ
ット時間に対してハイに、１０ＭＨｚ信号に対して約２
００ｎｓに保たれるという点において普通でない。
【００６６】マンチェスタコード化された信号をモニタ
する受信機は０を通る遷移を検出する。遷移なしに約１
．５ビット時間が経過したときは、受信機はメッセージ
が完了したまたは失われたと推定するだろう。受信機は
オフになりかつ信号を伝送することまたは何かほかの所
望される機能を見越して内部のクロックの使用を始める
だろう。
する受信機は０を通る遷移を検出する。遷移なしに約１
．５ビット時間が経過したときは、受信機はメッセージ
が完了したまたは失われたと推定するだろう。受信機は
オフになりかつ信号を伝送することまたは何かほかの所
望される機能を見越して内部のクロックの使用を始める
だろう。
【００６７】ＥＴＤ機能は、ＡＵＩ回路がこの信号によ
ってドライブされる１つまたは２つの分離変成器を含ん
でいるかもしれないという点で問題となり得る。もし変
成器への入力がＥＴＤ機能によってハイに保たれれば、
試みがＥＴＤを即時にオフにするようにするときには、
変成器はバックスウィングを信号の中に導入することが
できる。バックスウィングが発生する理由は、変成器が
磁界を発生し、それはつぶれかつＥＴＤによって誘導さ
れた電流の流れの方向と方向において反対の電流の流れ
を発生するだろうからである。この逆転された電流の方
向はシステムの蓄積エネルギーが消散されるまでＡＵＩ
回線上の逆転極性を誘導する。もしバックスウィングが
十分な大きさであれば、誘導された電圧は遷移を引き起
こし負になり得る。この回線をモニタする受信機はこの
バックスウィングを別のメッセージとして知覚するかも
しれず、なぜなら伝送表示器の始めは負の遷移で始まる
からである。受信機は、１６０ないし３２０ｍＶよりも
大きい電圧遷移を伴いおよび最小限のパルス幅を有する
伝送の始めを検出する形状にされる。こうしてバックス
ウィングは受信機にバックスウィングをあたかもメッセ
ージのようにモニタし始めることを引き起こすかもしれ
ない。ＥＴＤが終端されるとき受信機がスケルチしない
ことを引き起こさないでＥＴＤを確かに送るための方法
および装置が所望される。無意味な電圧遷移に対してス
ケルチしないことはシステムの動作の能率を低下させる
。
ってドライブされる１つまたは２つの分離変成器を含ん
でいるかもしれないという点で問題となり得る。もし変
成器への入力がＥＴＤ機能によってハイに保たれれば、
試みがＥＴＤを即時にオフにするようにするときには、
変成器はバックスウィングを信号の中に導入することが
できる。バックスウィングが発生する理由は、変成器が
磁界を発生し、それはつぶれかつＥＴＤによって誘導さ
れた電流の流れの方向と方向において反対の電流の流れ
を発生するだろうからである。この逆転された電流の方
向はシステムの蓄積エネルギーが消散されるまでＡＵＩ
回線上の逆転極性を誘導する。もしバックスウィングが
十分な大きさであれば、誘導された電圧は遷移を引き起
こし負になり得る。この回線をモニタする受信機はこの
バックスウィングを別のメッセージとして知覚するかも
しれず、なぜなら伝送表示器の始めは負の遷移で始まる
からである。受信機は、１６０ないし３２０ｍＶよりも
大きい電圧遷移を伴いおよび最小限のパルス幅を有する
伝送の始めを検出する形状にされる。こうしてバックス
ウィングは受信機にバックスウィングをあたかもメッセ
ージのようにモニタし始めることを引き起こすかもしれ
ない。ＥＴＤが終端されるとき受信機がスケルチしない
ことを引き起こさないでＥＴＤを確かに送るための方法
および装置が所望される。無意味な電圧遷移に対してス
ケルチしないことはシステムの動作の能率を低下させる
。
【００６８】ＩＥＥＥ規格８０２．３は最大限のバック
スウィング値、アンダーシュートと呼ばれているが、１
００ｍＶを予め指定された時間内に発生せねばならない
ＥＴＤの終端に対して設定する。８０２．３規格はこの
アンダーシュートを測定するための特定の負荷およびテ
ンプレートを述べる。ＡＭ７９９２Ｂ，直列型インタフ
ェースアダプタ、のような８０２．３規格と互換性のあ
る先行技術装置はバイポーラ装置の使用によりアンダー
シュート問題を扱う。これらのバイポーラ装置の適切な
形状は最小のアンダーシュートを有し、０への緩やかな
減少を許容するだろう。この先行の解決はまた、ＥＴＤ
の終端の制御のための別個のピンを組込んでいた。同様
の方法を実現するＣＭＯＳトランジスタ装置は容認でき
ないほど大きいアンダーシュート遷移を生じ容認できな
いと判明した。
スウィング値、アンダーシュートと呼ばれているが、１
００ｍＶを予め指定された時間内に発生せねばならない
ＥＴＤの終端に対して設定する。８０２．３規格はこの
アンダーシュートを測定するための特定の負荷およびテ
ンプレートを述べる。ＡＭ７９９２Ｂ，直列型インタフ
ェースアダプタ、のような８０２．３規格と互換性のあ
る先行技術装置はバイポーラ装置の使用によりアンダー
シュート問題を扱う。これらのバイポーラ装置の適切な
形状は最小のアンダーシュートを有し、０への緩やかな
減少を許容するだろう。この先行の解決はまた、ＥＴＤ
の終端の制御のための別個のピンを組込んでいた。同様
の方法を実現するＣＭＯＳトランジスタ装置は容認でき
ないほど大きいアンダーシュート遷移を生じ容認できな
いと判明した。
【００６９】図３９はＡＵＩＤＲＶ２３０の好ましい実
施例を示す概略図である。ＡＵＩドライバ２３０は２つ
の回線から差動信号、正の信号（ＳＩｐｏｓ）および負
の信号（ＳＩｎｅｇ ）を受信する。ＳＩｐｏｓ およ
びＳＩｎｅｇ に応答してＴＲｐｏｓ およびＴＲｎｅ
ｇ はよく知られた態様でＶｄｄおよびＶｓｓの間にド
ライブされる。伝送バイアス（ＸＭＴＢＩＡＳ）信号は
バイアス回路１２に与えられ、ＩＥＥＥ規格８０２．３
に従って出力差動電圧を発生するための外部の負荷に送
られる公称の出力電流を確立する。マンチェスタ有効（
ＭＮＣＶ）信号はＥＴＤの終端およびいつ本当のマンチ
ェスタ信号が存在し伝送されているのか示すことに備え
るためにＡＵＩドライバ１０に与えられる。
施例を示す概略図である。ＡＵＩドライバ２３０は２つ
の回線から差動信号、正の信号（ＳＩｐｏｓ）および負
の信号（ＳＩｎｅｇ ）を受信する。ＳＩｐｏｓ およ
びＳＩｎｅｇ に応答してＴＲｐｏｓ およびＴＲｎｅ
ｇ はよく知られた態様でＶｄｄおよびＶｓｓの間にド
ライブされる。伝送バイアス（ＸＭＴＢＩＡＳ）信号は
バイアス回路１２に与えられ、ＩＥＥＥ規格８０２．３
に従って出力差動電圧を発生するための外部の負荷に送
られる公称の出力電流を確立する。マンチェスタ有効（
ＭＮＣＶ）信号はＥＴＤの終端およびいつ本当のマンチ
ェスタ信号が存在し伝送されているのか示すことに備え
るためにＡＵＩドライバ１０に与えられる。
【００７０】ＡＵＩドライバ２３０はＶｄｄに結合され
るソース端子を有する２つのＰＭＯＳトランジスタ素子
Ｑ１ およびＱ２ を含む。２つのＮＭＯＳトランジス
タ素子Ｑ３ およびＱ４ はＰＭＯＳトランジスタ素子
Ｑ１ およびＱ２ と協動して差動出力ドライバを設け
るように構成される。同様の差動ドライバの動作は、読
者が理解するであろうようによく知られている。ＮＭＯ
Ｓトランジスタ素子Ｑ３およびＱ４ のソース端子はバ
イアス回路１２に結合される。Ｑ３ のドレイン端子は
Ｑ１ のドレイン端子に結合される。同様にＱ４ のド
レイン端子はＱ２ のドレイン端子に結合される。ＴＲ
ｐｏｓ はＱ２ およびＱ４ のドレイン端子に結合さ
れる。同様にＴＲｎｅｇ はＱ１ およびＱ３ のドレ
イン端子に結合される。終端する抵抗ＲはＴＲｐｏｓ
およびＴＲｎｅｇ の間に結合されかつ７８ｏｈｍｓの
好ましい値を有する。ＭＯＳトランジスタ素子Ｑ１ な
いしＱ４ のゲートは、第１のドライバ２０および第２
のドライバ２２の状態によって制御される複数個の論理
ゲートＧ１ ないしＧ４ の出力によって与えられる制
御信号に結合される。
るソース端子を有する２つのＰＭＯＳトランジスタ素子
Ｑ１ およびＱ２ を含む。２つのＮＭＯＳトランジス
タ素子Ｑ３ およびＱ４ はＰＭＯＳトランジスタ素子
Ｑ１ およびＱ２ と協動して差動出力ドライバを設け
るように構成される。同様の差動ドライバの動作は、読
者が理解するであろうようによく知られている。ＮＭＯ
Ｓトランジスタ素子Ｑ３およびＱ４ のソース端子はバ
イアス回路１２に結合される。Ｑ３ のドレイン端子は
Ｑ１ のドレイン端子に結合される。同様にＱ４ のド
レイン端子はＱ２ のドレイン端子に結合される。ＴＲ
ｐｏｓ はＱ２ およびＱ４ のドレイン端子に結合さ
れる。同様にＴＲｎｅｇ はＱ１ およびＱ３ のドレ
イン端子に結合される。終端する抵抗ＲはＴＲｐｏｓ
およびＴＲｎｅｇ の間に結合されかつ７８ｏｈｍｓの
好ましい値を有する。ＭＯＳトランジスタ素子Ｑ１ な
いしＱ４ のゲートは、第１のドライバ２０および第２
のドライバ２２の状態によって制御される複数個の論理
ゲートＧ１ ないしＧ４ の出力によって与えられる制
御信号に結合される。
【００７１】図４０はドライバ２３０のような反転ドラ
イバの好ましい実施例の概略図である。ＰＮＯＳおよび
ＮＭＯＳトランジスタ素子の２つの対はＩＮおよびＩＮ
Ｆ 入力信号の相補的入力セットから反転差動出力Ｑお
よびＱＦ を与えるために相互結合されている。図４０
はＩＮおよびＩＮＦに応答するＱおよびＱＦ の出力値
を示す真理値表を含む。
イバの好ましい実施例の概略図である。ＰＮＯＳおよび
ＮＭＯＳトランジスタ素子の２つの対はＩＮおよびＩＮ
Ｆ 入力信号の相補的入力セットから反転差動出力Ｑお
よびＱＦ を与えるために相互結合されている。図４０
はＩＮおよびＩＮＦに応答するＱおよびＱＦ の出力値
を示す真理値表を含む。
【００７２】以下の表１は、ＭＯＳトランジスタ素子Ｑ
１ ないしＱ４ のゲート端子にそれぞれ結合され、制
御信号ＳＩｐｏｓ およびＳＩｎｅｇ に応答する複数
個のノードＷ、Ｘ、ＹおよびＺに存在する値を識別する
。表１はまた、制御信号に応答するＴＲｐｏｓ および
ＴＲｎｅｇ の出力値を示す。
１ ないしＱ４ のゲート端子にそれぞれ結合され、制
御信号ＳＩｐｏｓ およびＳＩｎｅｇ に応答する複数
個のノードＷ、Ｘ、ＹおよびＺに存在する値を識別する
。表１はまた、制御信号に応答するＴＲｐｏｓ および
ＴＲｎｅｇ の出力値を示す。
【００７３】
【表１】
ＡＵＩＤＲＶ２３０の実現化例は１００ｍＶより大きい
バックスウィングのゆえにアンダーシュート問題を有す
る。アンダーシュート問題に対する解決は、バイポーラ
タップトランシーバの実現化例に反して、即時に電圧を
０にドライブすることである。
バックスウィングのゆえにアンダーシュート問題を有す
る。アンダーシュート問題に対する解決は、バイポーラ
タップトランシーバの実現化例に反して、即時に電圧を
０にドライブすることである。
【００７４】図４１は許容できるレベルのバックスウィ
ングを有するＥＴＤ終端を与えるように設計されている
ＡＵＩＤＲＶ２３０′の概略図である。回路要素は、Ｍ
ＯＳトランジスタＱ１ ないしＱ４ によって構成され
る差動ドライバに対するＰＭＯＳトランジスタ装置Ｑ５
の付加を除いて図３９の回路要素と同一である。Ｑ５
のソースおよびドレイン端子はＴＲｐｏｓ およびＴ
Ｒｎｅｇ を横切りかつ終端抵抗Ｒに平行に結合される
。ゲート端子は図３９において表わされたノードＮに接
続される。
ングを有するＥＴＤ終端を与えるように設計されている
ＡＵＩＤＲＶ２３０′の概略図である。回路要素は、Ｍ
ＯＳトランジスタＱ１ ないしＱ４ によって構成され
る差動ドライバに対するＰＭＯＳトランジスタ装置Ｑ５
の付加を除いて図３９の回路要素と同一である。Ｑ５
のソースおよびドレイン端子はＴＲｐｏｓ およびＴ
Ｒｎｅｇ を横切りかつ終端抵抗Ｒに平行に結合される
。ゲート端子は図３９において表わされたノードＮに接
続される。
【００７５】ＰＭＯＳトランジスタ素子Ｑ５ は、それ
がＥＴＤ信号を終端することを所望するとき抵抗Ｒを短
絡するだろう。このトランジスタを付加する簡単な方便
により、ＭＯＳ ＡＵＩＤＲＶ２３０′は著しいバッ
クスウィングなしにＥＴＤを０に減じるために実現され
てもよい。この回路は、ＥＴＤが０へのゆっくりしたか
つ緩やかな減少よりむしろ０に比較的迅速に減少される
という点において潜在的な利点を提供する。これはこの
ＡＵＩＤＲＶ２３０′に結合される受信機が、もしＡＵ
Ｉ回線上の緩慢な減少が出力されたならばそれができる
であろうよりも速く、別の信号を受信することを見越し
て、リセットすることができるであろうということを意
味する。ＩＥＥＥ規格３０２．３はパルス間の最小限の
時間を厳密に制御しかつ実現されるべきいくらかの時間
節約も妨げ得るが、この回路はこの利点をまさに有する
。
がＥＴＤ信号を終端することを所望するとき抵抗Ｒを短
絡するだろう。このトランジスタを付加する簡単な方便
により、ＭＯＳ ＡＵＩＤＲＶ２３０′は著しいバッ
クスウィングなしにＥＴＤを０に減じるために実現され
てもよい。この回路は、ＥＴＤが０へのゆっくりしたか
つ緩やかな減少よりむしろ０に比較的迅速に減少される
という点において潜在的な利点を提供する。これはこの
ＡＵＩＤＲＶ２３０′に結合される受信機が、もしＡＵ
Ｉ回線上の緩慢な減少が出力されたならばそれができる
であろうよりも速く、別の信号を受信することを見越し
て、リセットすることができるであろうということを意
味する。ＩＥＥＥ規格３０２．３はパルス間の最小限の
時間を厳密に制御しかつ実現されるべきいくらかの時間
節約も妨げ得るが、この回路はこの利点をまさに有する
。
【００７６】ＩＩＩ ．組合わされた機能オーバーライ
ド／状態 図４２はリンク検査特徴に対する組合わされた機能オー
バーライドおよび状態表示を含むこの発明の局面の好ま
しい実施例を示すブロック概略図である。
ド／状態 図４２はリンク検査特徴に対する組合わされた機能オー
バーライドおよび状態表示を含むこの発明の局面の好ま
しい実施例を示すブロック概略図である。
【００７７】ツイストペアケーブルのための改良された
単一チップＭＡＵにおけるリンク保全性状態特徴に対す
るＩＥＥＥ規格８０２．３を実施することにおいて、こ
の規格を満たさないより古いネットワークとインタフェ
ースするときに潜在的問題が起こり得る。より古いシス
テムは必要なリンク検査パルスを供給せず、実際には故
障は存在しないが、受信機に対してリンク故障を示すで
あろう。こうして改良されたツイストペアトランシーバ
はこれらのより古いシステムに接続されるとき不動作に
なるであろう。したがって、逆の互換性を維持するため
にリンク検査パルスの不在に対するある解決が見つけら
れねばならない。
単一チップＭＡＵにおけるリンク保全性状態特徴に対す
るＩＥＥＥ規格８０２．３を実施することにおいて、こ
の規格を満たさないより古いネットワークとインタフェ
ースするときに潜在的問題が起こり得る。より古いシス
テムは必要なリンク検査パルスを供給せず、実際には故
障は存在しないが、受信機に対してリンク故障を示すで
あろう。こうして改良されたツイストペアトランシーバ
はこれらのより古いシステムに接続されるとき不動作に
なるであろう。したがって、逆の互換性を維持するため
にリンク検査パルスの不在に対するある解決が見つけら
れねばならない。
【００７８】さらにリンク検査回路の現行の状態の表示
を与えるものを設けるのが望ましいかもしれない。集積
回路において実装が集積装置のかなりの費用になり得る
。実装費用は集積装置内で使用されるピンの数に直接関
係する。したがって、集積装置の単一のピンで、組合わ
されたリンク検査不能化する特徴および状態表示特徴を
供給することがこの発明の目的である。
を与えるものを設けるのが望ましいかもしれない。集積
回路において実装が集積装置のかなりの費用になり得る
。実装費用は集積装置内で使用されるピンの数に直接関
係する。したがって、集積装置の単一のピンで、組合わ
されたリンク検査不能化する特徴および状態表示特徴を
供給することがこの発明の目的である。
【００７９】各々の差動信号に対する２つのワイヤを使
用するツイストペアケーブルのような同軸ケーブルの代
替品の使用において経験された困難は、これらのワイヤ
は頻繁に逆転されるということである。
用するツイストペアケーブルのような同軸ケーブルの代
替品の使用において経験された困難は、これらのワイヤ
は頻繁に逆転されるということである。
【００８０】たとえばＴＤ１およびＴＤ０は逆転される
かもれしず、そのため差動信号は適切に受信されずかつ
受信システムに対して認知不可能になり、システムの故
障を引起こす。
かもれしず、そのため差動信号は適切に受信されずかつ
受信システムに対して認知不可能になり、システムの故
障を引起こす。
【００８１】改良されたツイストペアトランシーバ２４
０は、ツイストペアケーブル（図示せず）から受信され
た信号をモニタするリンク検査論理回路２４２を含みか
つリンク故障状態を検出するとリンク故障信号（ＬＩＮ
Ｋ ＦＡＩＬ）を主張する（ａｓｓｅｒｔ）だろう。 ＬＩＮＫ ＦＡＩＬは第１の論理ゲートＧ１ および
第２の論理ゲートＧ２ に与えられる。これらの論理ゲ
ートＧ１ およびＧ２ は、それぞれ、ＰＭＯＳトラン
ジスタ素子Ｑ１ およびＮＭＯＳトランジスタ素子Ｑ２
のゲート電圧を制御するよう作動する。ＰＭＯＳトラ
ンジスタ素子Ｑ１ はＮＭＯＳトランジスタ素子Ｑ２
のドレイン端子に結合されるドレイン端子を有する。Ｍ
ＯＳトランジスタＱ１ およびＱ２ のソース端子は適
当な電圧レベルに接続される。ＮＭＯＳトランジスタＱ
２ は、そのゲート端子が論理ゲートＧ２ によってハ
イにドライブされるとき、よく知られた態様でＴＴＬ
ＶＯＬレベルで少なくとも１６ｍＡに沈めるように処
理される。１６ｍＡのシンク電流は１規格ＴＴＬ出力と
均等物でありかつＬＥＤが除かれることを許容するのに
十分である。ＰＭＯＳトランジスタＱ１ は、そのゲー
ト端子が論理ゲートＧ１ によってローにドライブされ
るとき、弱いプルアップ電流を与えるために多くて１０
０μＡの電流に対してソース動作するために処理される
。
０は、ツイストペアケーブル（図示せず）から受信され
た信号をモニタするリンク検査論理回路２４２を含みか
つリンク故障状態を検出するとリンク故障信号（ＬＩＮ
Ｋ ＦＡＩＬ）を主張する（ａｓｓｅｒｔ）だろう。 ＬＩＮＫ ＦＡＩＬは第１の論理ゲートＧ１ および
第２の論理ゲートＧ２ に与えられる。これらの論理ゲ
ートＧ１ およびＧ２ は、それぞれ、ＰＭＯＳトラン
ジスタ素子Ｑ１ およびＮＭＯＳトランジスタ素子Ｑ２
のゲート電圧を制御するよう作動する。ＰＭＯＳトラ
ンジスタ素子Ｑ１ はＮＭＯＳトランジスタ素子Ｑ２
のドレイン端子に結合されるドレイン端子を有する。Ｍ
ＯＳトランジスタＱ１ およびＱ２ のソース端子は適
当な電圧レベルに接続される。ＮＭＯＳトランジスタＱ
２ は、そのゲート端子が論理ゲートＧ２ によってハ
イにドライブされるとき、よく知られた態様でＴＴＬ
ＶＯＬレベルで少なくとも１６ｍＡに沈めるように処
理される。１６ｍＡのシンク電流は１規格ＴＴＬ出力と
均等物でありかつＬＥＤが除かれることを許容するのに
十分である。ＰＭＯＳトランジスタＱ１ は、そのゲー
ト端子が論理ゲートＧ１ によってローにドライブされ
るとき、弱いプルアップ電流を与えるために多くて１０
０μＡの電流に対してソース動作するために処理される
。
【００８２】ノードＮはＭＯＳトランジスタＱ１ およ
びＱ２ のドレイン端子に示される。ノードＮは、組合
わされたオーバーライドおよび状態表示の示された特徴
を与えるためにツイストペアＭＡＵ５０の外部のピンに
結合されてもよい。回路構成要素２４４はノードＮでの
状態の表示を同時に与えるためにまたはリンク検査機能
の動作を抑止するために使用されてもよい光要素を代表
する。これらの回路構成要素は、状態を表示するために
ノードＮに結合されるＬＥＤ２４６および抵抗器２４８
という共通の要素を含む。ＳＷ１ およびＳＷ２ は抑
止モードにスイッチし、ノードＮを接地しかつＬＥＤ２
４６を不能化するために使用される。
びＱ２ のドレイン端子に示される。ノードＮは、組合
わされたオーバーライドおよび状態表示の示された特徴
を与えるためにツイストペアＭＡＵ５０の外部のピンに
結合されてもよい。回路構成要素２４４はノードＮでの
状態の表示を同時に与えるためにまたはリンク検査機能
の動作を抑止するために使用されてもよい光要素を代表
する。これらの回路構成要素は、状態を表示するために
ノードＮに結合されるＬＥＤ２４６および抵抗器２４８
という共通の要素を含む。ＳＷ１ およびＳＷ２ は抑
止モードにスイッチし、ノードＮを接地しかつＬＥＤ２
４６を不能化するために使用される。
【００８３】ノードＮがローにつながれているとき、内
部のリンク検査受信機能は不能化されかつアイドルリン
リクパルスおよびデータの到着に関係なく伝送および受
信機能は能動のままであるだろう。ツイストペアＭＡＵ
５０はノードＮの状態に関係なくアイドルリンクパルス
を発生し続ける。もしノードＮがローにつながれていな
いならば、ノードＮはもしリンクが機能的であると決定
されればＮＭＯＳトランジスタ素子Ｑ２ によってロー
にドライブされるだろう。もしリンクパルスまたはデー
タパケットがないことによってリンクが非機能的である
と決定されれば、ノードＮはＮＭＯＳトランジスタＱ２
によってドライブされずかつＰＭＯＳトランジスタＱ
１ によって引き上げられる。ＰＭＯＳトランジスタＱ
１ の弱いプルアップ電流は、Ｑ１ がドライブされか
つスイッチＳＷ２ が閉じられたとき引出された供給電
流の量を制限する。もし低電力ダウンモードが活動化さ
れれば、もしスイッチＳＷ２ がＬＥＤ／抵抗器ネット
ワークの不在のときに開いていればノードＮをハイに引
くためにＳＹＳＲＳＴ信号はハイになりＱ２ をオフに
しかつＱ１ をオンにする。この場合、Ｑ１ はノード
Ｎをハイにすることによって準安定入力状態が発生する
ことを妨げる。
部のリンク検査受信機能は不能化されかつアイドルリン
リクパルスおよびデータの到着に関係なく伝送および受
信機能は能動のままであるだろう。ツイストペアＭＡＵ
５０はノードＮの状態に関係なくアイドルリンクパルス
を発生し続ける。もしノードＮがローにつながれていな
いならば、ノードＮはもしリンクが機能的であると決定
されればＮＭＯＳトランジスタ素子Ｑ２ によってロー
にドライブされるだろう。もしリンクパルスまたはデー
タパケットがないことによってリンクが非機能的である
と決定されれば、ノードＮはＮＭＯＳトランジスタＱ２
によってドライブされずかつＰＭＯＳトランジスタＱ
１ によって引き上げられる。ＰＭＯＳトランジスタＱ
１ の弱いプルアップ電流は、Ｑ１ がドライブされか
つスイッチＳＷ２ が閉じられたとき引出された供給電
流の量を制限する。もし低電力ダウンモードが活動化さ
れれば、もしスイッチＳＷ２ がＬＥＤ／抵抗器ネット
ワークの不在のときに開いていればノードＮをハイに引
くためにＳＹＳＲＳＴ信号はハイになりＱ２ をオフに
しかつＱ１ をオンにする。この場合、Ｑ１ はノード
Ｎをハイにすることによって準安定入力状態が発生する
ことを妨げる。
【００８４】図４３は、ＬＩＮＫＴＥＳＴ状態機械２５
０回路、リンク検査カウンタ回路２５２およびリンクカ
ウンタ回路２５４を有するＣＯＲＥＬＯＧＩＣ１００の
ＬＩＮＫ ＴＥＳＴのサブネットワークのブロック概
略図である。
０回路、リンク検査カウンタ回路２５２およびリンクカ
ウンタ回路２５４を有するＣＯＲＥＬＯＧＩＣ１００の
ＬＩＮＫ ＴＥＳＴのサブネットワークのブロック概
略図である。
【００８５】図４４および図４５はＬＩＮＫＴＥＳＴ状
態機械２５０回路の概略図である。ＬＩＮＫＴＥＳＴ状
態機械２５０は１９８９年１０月１０日草案の１０ベー
スＴ受信状態図の状態機械機能を実現する。
態機械２５０回路の概略図である。ＬＩＮＫＴＥＳＴ状
態機械２５０は１９８９年１０月１０日草案の１０ベー
スＴ受信状態図の状態機械機能を実現する。
【００８６】図４６は図８および図９のＴＥＳＴＬＯＧ
ＩＣ１１０の概略図である。 ＩＶ．極性検出／逆転 図４７は、必要であれば２つの信号、Ｖｐｏｓ および
Ｖｎｅｇ の極性を逆転するための図８および図９のサ
ブネットワークの概略図である。
ＩＣ１１０の概略図である。 ＩＶ．極性検出／逆転 図４７は、必要であれば２つの信号、Ｖｐｏｓ および
Ｖｎｅｇ の極性を逆転するための図８および図９のサ
ブネットワークの概略図である。
【００８７】図４８は、複数個の波形を示し、極性逆転
に関係するこの発明の局面の好ましい実施例の議論に関
連している。波形「Ａ」はマンチェスタコード化を代表
し、それはデータおよびクロック情報が単一ビットスト
リームに組合わされているデータの伝送のために使用さ
れる。マンチェスタコード化において、１つの信号状態
から第２の信号状態への遷移は、ビット期間の最初の半
分の間の単一状態がデータ値を示す状態で、各ビット期
間の真中で発生する。
に関係するこの発明の局面の好ましい実施例の議論に関
連している。波形「Ａ」はマンチェスタコード化を代表
し、それはデータおよびクロック情報が単一ビットスト
リームに組合わされているデータの伝送のために使用さ
れる。マンチェスタコード化において、１つの信号状態
から第２の信号状態への遷移は、ビット期間の最初の半
分の間の単一状態がデータ値を示す状態で、各ビット期
間の真中で発生する。
【００８８】データは適当にコード化されるパケットで
送られ、それは交互の１および０のプリアンブル部分、
アドレス指定および他の信号を送る情報を含むデータ部
分および伝送区切り記号の終り（ｅｎｄ ｏｆ ｔｒａ
ｎｓｍｉｓｓｉｏｎ ｄｅｌｉｍｉｔｅｒ ）（ＥＴＤ
）または終結部分としてのアイドル信号の始めを有する
。ＥＴＤは少なくとも２ビット時間の高い遷移にあるべ
きであり、これはマンチェスタコード化における違反と
して知られている。プリアンブルは負の遷移で始まるが
、しかしＩＥＥＥ規格８０２．３は、プリアンブルにお
いてこの最初の負の遷移が起こることを強制していない
ということに注意されたい。換言すればＩＥＥＥ規格８
０２．３との互換性は負の遷移なしで満たされるが、し
かしＥＴＤの長さは追従的であるためにいつも少なくと
も２ビット時間の間少なくともハイレベルでなければな
らない。したがって、マンチェスタ波の最初のパルスの
極性を検査することはあり得るかもしれないが、しかし
好ましい実施例のためには信頼できるとは見られていな
い。
送られ、それは交互の１および０のプリアンブル部分、
アドレス指定および他の信号を送る情報を含むデータ部
分および伝送区切り記号の終り（ｅｎｄ ｏｆ ｔｒａ
ｎｓｍｉｓｓｉｏｎ ｄｅｌｉｍｉｔｅｒ ）（ＥＴＤ
）または終結部分としてのアイドル信号の始めを有する
。ＥＴＤは少なくとも２ビット時間の高い遷移にあるべ
きであり、これはマンチェスタコード化における違反と
して知られている。プリアンブルは負の遷移で始まるが
、しかしＩＥＥＥ規格８０２．３は、プリアンブルにお
いてこの最初の負の遷移が起こることを強制していない
ということに注意されたい。換言すればＩＥＥＥ規格８
０２．３との互換性は負の遷移なしで満たされるが、し
かしＥＴＤの長さは追従的であるためにいつも少なくと
も２ビット時間の間少なくともハイレベルでなければな
らない。したがって、マンチェスタ波の最初のパルスの
極性を検査することはあり得るかもしれないが、しかし
好ましい実施例のためには信頼できるとは見られていな
い。
【００８９】波形Ｂは差動受信機に関連した受信回路に
よって発生されるキャリア検知信号である。入力信号が
マンチェスタコードとして認められた後、キャリア検知
信号は主張されかつ信号の受信の間主張されるままであ
る。もし遷移が、伝送のＥＴＤ終結部分の間のように、
予め指定された時間間隔の間に起こらなければ、キャリ
ア検知信号は否定される。
よって発生されるキャリア検知信号である。入力信号が
マンチェスタコードとして認められた後、キャリア検知
信号は主張されかつ信号の受信の間主張されるままであ
る。もし遷移が、伝送のＥＴＤ終結部分の間のように、
予め指定された時間間隔の間に起こらなければ、キャリ
ア検知信号は否定される。
【００９０】波形Ｃは、もしＲＤ１およびＲＤ０が特定
のＭＡＵへの接続において逆転されるなら起こるであろ
うように反転された波形Ａを代表する。
のＭＡＵへの接続において逆転されるなら起こるであろ
うように反転された波形Ａを代表する。
【００９１】図４７は、不正確に配線された受信ＲＤ１
およびＲＤ０回線を自動的に逆転するであろう回路を示
す概略のブロック図である。信号の各々を単に反転する
よりもむしろ信号の内部の再経路付けがこの発明によっ
て達成されるということを読者は理解するだろう。反転
が正確な信号を発生するだろうしかつある応用において
は満足いくものであるかもしれないが、反転が受信され
た信号に不所望のジッタを導入するかもしれないので好
ましい実施例においては使用されなかった。極性検知回
路２６０は、図４８の波形Ａによって示される型の差動
マンチェスタコード化された信号であるＲＤ ＤＡＴ
Ａ信号の受信のために設けられる。ＲＤ ＤＡＴＡ信
号は、第１の回線から受信された信号の最初の部分、Ｖ
ｐｏｓ および第２の回線から受信された信号の第２の
部分Ｖｎｅｇ の間の差をとることによって発生される
。ＲＤ ＤＡＴＡに相関した図４８の波形Ｂに類似し
たキャリア検知（ＲＤ ＣＲＳ）信号はまた極性検知
回路２６０に設けられる。
およびＲＤ０回線を自動的に逆転するであろう回路を示
す概略のブロック図である。信号の各々を単に反転する
よりもむしろ信号の内部の再経路付けがこの発明によっ
て達成されるということを読者は理解するだろう。反転
が正確な信号を発生するだろうしかつある応用において
は満足いくものであるかもしれないが、反転が受信され
た信号に不所望のジッタを導入するかもしれないので好
ましい実施例においては使用されなかった。極性検知回
路２６０は、図４８の波形Ａによって示される型の差動
マンチェスタコード化された信号であるＲＤ ＤＡＴ
Ａ信号の受信のために設けられる。ＲＤ ＤＡＴＡ信
号は、第１の回線から受信された信号の最初の部分、Ｖ
ｐｏｓ および第２の回線から受信された信号の第２の
部分Ｖｎｅｇ の間の差をとることによって発生される
。ＲＤ ＤＡＴＡに相関した図４８の波形Ｂに類似し
たキャリア検知（ＲＤ ＣＲＳ）信号はまた極性検知
回路２６０に設けられる。
【００９２】存在する付加的な信号は電力アップまたは
リセット命令が出された後に存在するＲＥＳＥＴ信号で
ある。さらにリンク状態信号は上で示されたリンク保全
性検査が作動しなくなったことを示すために与えられる
。ＲＥＳＥＴおよびＬＮＫＳＴ信号は、もしＲＥＳＥＴ
またはＬＮＫＳＴ信号のどちらかが主張されれば第２の
リセット信号を主張するであろう論理ゲートＧ１ に与
えられる。信号の主張は必ずしもその信号に相関した電
圧レベルを表わさないことを読者は理解するだろう。た
とえば、論理ゲートＧ１ のＮＯＲゲート実現化例は実
際、入力のいずれかがハイであるときローレベルを与え
る。第２のリセット信号のこのロー状態はリセット機能
が所望されるということを示す信号でありかつその所望
の主張である。その信号が発生されるであろうことを読
者に伝える態様のいずれの特定の実現化例に対する均等
物および特定の実現化例は制限として見られるべきでは
ない。この発明の局面は、もしツイストペアケーブルが
伝送媒体として使用されれば起こり得るようなネットワ
ーク媒体の不正確に配線されたワイヤを検出しかつ補正
することである。逆転された配線を補正することができ
る受信機はさもなければ失われるであろうネットワーク
からの情報をまだ受信し得る。この発明でとられた方策
は、第１のパケットの極性を検査しかつその第１のパケ
ットから、受信ワイヤの逆転が起こったかもしれないと
いうことまたはチェックが所望されるということを示す
ある事象が起こるまで、セッションの残りに対して逆転
するか否かを確立することである。リセットモードは、
接続の状態を再検査するのが望ましいかもしれないこれ
らの時を識別するために選択される。リセットまたは電
力アップモードが指令される後、欠陥のある接続がされ
得たかもしれないので、システムは正確な極性を検査す
るだろう。さらにもし上記のアイドルモードが始まれば
、システムが動作を再び開始するときに逆転は検査され
るべきである。ネットワークからの切断のときに起こる
かもしれないリンク保全検査の故障のとき、極性の検査
は、動作が再開始するときに所望される。
リセット命令が出された後に存在するＲＥＳＥＴ信号で
ある。さらにリンク状態信号は上で示されたリンク保全
性検査が作動しなくなったことを示すために与えられる
。ＲＥＳＥＴおよびＬＮＫＳＴ信号は、もしＲＥＳＥＴ
またはＬＮＫＳＴ信号のどちらかが主張されれば第２の
リセット信号を主張するであろう論理ゲートＧ１ に与
えられる。信号の主張は必ずしもその信号に相関した電
圧レベルを表わさないことを読者は理解するだろう。た
とえば、論理ゲートＧ１ のＮＯＲゲート実現化例は実
際、入力のいずれかがハイであるときローレベルを与え
る。第２のリセット信号のこのロー状態はリセット機能
が所望されるということを示す信号でありかつその所望
の主張である。その信号が発生されるであろうことを読
者に伝える態様のいずれの特定の実現化例に対する均等
物および特定の実現化例は制限として見られるべきでは
ない。この発明の局面は、もしツイストペアケーブルが
伝送媒体として使用されれば起こり得るようなネットワ
ーク媒体の不正確に配線されたワイヤを検出しかつ補正
することである。逆転された配線を補正することができ
る受信機はさもなければ失われるであろうネットワーク
からの情報をまだ受信し得る。この発明でとられた方策
は、第１のパケットの極性を検査しかつその第１のパケ
ットから、受信ワイヤの逆転が起こったかもしれないと
いうことまたはチェックが所望されるということを示す
ある事象が起こるまで、セッションの残りに対して逆転
するか否かを確立することである。リセットモードは、
接続の状態を再検査するのが望ましいかもしれないこれ
らの時を識別するために選択される。リセットまたは電
力アップモードが指令される後、欠陥のある接続がされ
得たかもしれないので、システムは正確な極性を検査す
るだろう。さらにもし上記のアイドルモードが始まれば
、システムが動作を再び開始するときに逆転は検査され
るべきである。ネットワークからの切断のときに起こる
かもしれないリンク保全検査の故障のとき、極性の検査
は、動作が再開始するときに所望される。
【００９３】したがって、第２のリセット信号はラッチ
２６２およびラッチ２６４に与えられる。ラッチ２６２
およびラッチ２６４はＴ型フリップフロップであり、そ
れはそのそれぞれのクロック（ＣＬ）端子の上に存在す
るクロック信号のローからハイへの遷移のときにその「
Ｄ」端子からデータをラッチするだろう。第２のリセッ
ト信号は、Ｑ出力をローに保ちかつＱ！（！は反転記号
を意味する。ただし図面ではＱの上に反転を表わす横棒
が付してある。）出力がハイに保たれた状態で、ラッチ
２６２およびラッチ２６４を予め指定された状態に置く
だろう。ラッチ２６２のＱ！は第２の論理ゲートＧ２
に結合され、論理ゲートＧ２ の出力はラッチ２６２お
よびラッチ２６４に対するクロック入力として与えられ
る。論理ゲートＧ２ の特定の実現化例はキャリア検知
信号がハイからローになるときクロック信号のローから
ハイへの遷移を与えることである。上記のリセット状態
のいずれかが主張された後、受信された第１のパケット
だけが、逆転が必要か否かを確立するのに使用されるこ
とを確実にするようにラッチ２６２は使用される。いず
れの事象においても逆転の状態を検査するであろうリセ
ット状態の１つが主張されない限り、動作の間極性は変
わることができないことは仮定される。しかしながら、
もし各パケットの後に極性を検査することが所望されれ
ば、ラッチ２６２は必要でなくかつ論理ゲートＧ２は単
純なインバータによって置き換えられてもよい。
２６２およびラッチ２６４に与えられる。ラッチ２６２
およびラッチ２６４はＴ型フリップフロップであり、そ
れはそのそれぞれのクロック（ＣＬ）端子の上に存在す
るクロック信号のローからハイへの遷移のときにその「
Ｄ」端子からデータをラッチするだろう。第２のリセッ
ト信号は、Ｑ出力をローに保ちかつＱ！（！は反転記号
を意味する。ただし図面ではＱの上に反転を表わす横棒
が付してある。）出力がハイに保たれた状態で、ラッチ
２６２およびラッチ２６４を予め指定された状態に置く
だろう。ラッチ２６２のＱ！は第２の論理ゲートＧ２
に結合され、論理ゲートＧ２ の出力はラッチ２６２お
よびラッチ２６４に対するクロック入力として与えられ
る。論理ゲートＧ２ の特定の実現化例はキャリア検知
信号がハイからローになるときクロック信号のローから
ハイへの遷移を与えることである。上記のリセット状態
のいずれかが主張された後、受信された第１のパケット
だけが、逆転が必要か否かを確立するのに使用されるこ
とを確実にするようにラッチ２６２は使用される。いず
れの事象においても逆転の状態を検査するであろうリセ
ット状態の１つが主張されない限り、動作の間極性は変
わることができないことは仮定される。しかしながら、
もし各パケットの後に極性を検査することが所望されれ
ば、ラッチ２６２は必要でなくかつ論理ゲートＧ２は単
純なインバータによって置き換えられてもよい。
【００９４】キャリア検知信号がそのハイからローへの
遷移を被るとき、ラッチ２６４のＤ入力に存在するＲＤ
ＤＡＴＡはハイの値またはローの値のどちらかであ
り、図４８の波形ＡおよびＣを見られたい。もし配線が
正確であればキャリア検知信号がローになるときは、ハ
イの値はラッチ２６４のＤに存在しかつラッチ２６４の
Ｑ出力に保たれるだろう。もし配線が不正確であれば、
ハイの値に対して相補的であるローの値はラッチ２６４
の中へクロックされかつＱに出力されるだろう。キャリ
ア検知信号は比較的コード化されたデータから独立して
おりかつ２ビット時間よりも大きく発生することに対し
てＥＴＤをハイとして直接検出するときでないときに、
ハイからローへの遷移を受けるだろうということを読者
は理解するだろう。むしろキャリア検知は、ＥＴＤが遷
移を有していず、かつ相関したタイミング回路はマンチ
ェスタ信号はもはや存在しないということを決定しかつ
キャリア検知信号の否定を引き起こすだろうという理由
でＥＴＤを検出する。キャリア検知否定が起こったとき
ＥＴＤ値をモニタすることによって受信回線の逆転がＥ
ＴＤ回線の値によって示される。
遷移を被るとき、ラッチ２６４のＤ入力に存在するＲＤ
ＤＡＴＡはハイの値またはローの値のどちらかであ
り、図４８の波形ＡおよびＣを見られたい。もし配線が
正確であればキャリア検知信号がローになるときは、ハ
イの値はラッチ２６４のＤに存在しかつラッチ２６４の
Ｑ出力に保たれるだろう。もし配線が不正確であれば、
ハイの値に対して相補的であるローの値はラッチ２６４
の中へクロックされかつＱに出力されるだろう。キャリ
ア検知信号は比較的コード化されたデータから独立して
おりかつ２ビット時間よりも大きく発生することに対し
てＥＴＤをハイとして直接検出するときでないときに、
ハイからローへの遷移を受けるだろうということを読者
は理解するだろう。むしろキャリア検知は、ＥＴＤが遷
移を有していず、かつ相関したタイミング回路はマンチ
ェスタ信号はもはや存在しないということを決定しかつ
キャリア検知信号の否定を引き起こすだろうという理由
でＥＴＤを検出する。キャリア検知否定が起こったとき
ＥＴＤ値をモニタすることによって受信回線の逆転がＥ
ＴＤ回線の値によって示される。
【００９５】論理ゲートＧ３ はラッチ２６２およびラ
ッチ２６４に結合されかつＱ！およびＱに応答する。も
しラッチ２６４が相補的値をラッチすればかつもしラッ
チ２６２がそのＱ！出力にローの値をラッチし、第２の
リセット信号の主張以来の第１のパケットが検出された
ことを示せば、論理ゲートＧ３ は逆転極性信号を主張
するだろう。
ッチ２６４に結合されかつＱ！およびＱに応答する。も
しラッチ２６４が相補的値をラッチすればかつもしラッ
チ２６２がそのＱ！出力にローの値をラッチし、第２の
リセット信号の主張以来の第１のパケットが検出された
ことを示せば、論理ゲートＧ３ は逆転極性信号を主張
するだろう。
【００９６】４つの伝送ゲートＴＧ１ ないしＴＧ４
、ＣＭＯＳスイッチはもし必要であれば入力を逆転する
であろう信号の適切な経路づけのために設けられる。も
し逆転極性信号が主張されなければ、ＴＧ１ およびＴ
Ｇ２ はそれぞれ、Ｖｐｏｓ およびＶｎｅｇ からの
信号を直接それぞれの信号のための処理回路へ伝送する
だろう。もし逆転極性信号が主張されれば、ＴＧ３ は
Ｖｐｏｓ 信号のために意図された処理回路へＶｎｅｇ
からの信号を経路付けるだろう。同様にＴＧ４ はＶ
ｎｅｇ のために意図された処理回路へＶｐｏｓ 信号
を経路付ける。こうして極性逆転されたワイヤの逆転は
自動的に達成される。
、ＣＭＯＳスイッチはもし必要であれば入力を逆転する
であろう信号の適切な経路づけのために設けられる。も
し逆転極性信号が主張されなければ、ＴＧ１ およびＴ
Ｇ２ はそれぞれ、Ｖｐｏｓ およびＶｎｅｇ からの
信号を直接それぞれの信号のための処理回路へ伝送する
だろう。もし逆転極性信号が主張されれば、ＴＧ３ は
Ｖｐｏｓ 信号のために意図された処理回路へＶｎｅｇ
からの信号を経路付けるだろう。同様にＴＧ４ はＶ
ｎｅｇ のために意図された処理回路へＶｐｏｓ 信号
を経路付ける。こうして極性逆転されたワイヤの逆転は
自動的に達成される。
【００９７】上で論じられたように、インバータは複数
個の伝送ゲートＴＧ１ ないしＴＧ４ の代わりに使用
されることができるだろうがしかし受入れ不可能なジッ
タが導入されるかもしれないという危険を犯すだろう。
個の伝送ゲートＴＧ１ ないしＴＧ４ の代わりに使用
されることができるだろうがしかし受入れ不可能なジッ
タが導入されるかもしれないという危険を犯すだろう。
【００９８】極性逆転を抑止すること図４９は、極性逆
転が使用者によって抑止されることを許容するであろう
極性検知回路２６０′の好ましい実現化例を示す概略の
ブロック図である。極性逆転を抑止するとき、ノードＮ
１ は接地電圧に結合される。もしノードＮ１ が浮動
するとを許されるならば、極性逆転は能動化されかつ発
光ダイオード（ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏ
ｄｅ）（ＬＥＤ）のような表示器は極性逆転の状態およ
びモニタされるべき検出を許容するようにノードＮ１
に結合されてもよい。
転が使用者によって抑止されることを許容するであろう
極性検知回路２６０′の好ましい実現化例を示す概略の
ブロック図である。極性逆転を抑止するとき、ノードＮ
１ は接地電圧に結合される。もしノードＮ１ が浮動
するとを許されるならば、極性逆転は能動化されかつ発
光ダイオード（ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏ
ｄｅ）（ＬＥＤ）のような表示器は極性逆転の状態およ
びモニタされるべき検出を許容するようにノードＮ１
に結合されてもよい。
【００９９】極性検知回路２６０′は、極性逆転状態を
抑止しかつ示す付加的な回路を有する差動受信機２６０
の回路構成要素を含む。論理ゲートＧ４ はラッチ２６
４のＱに結合されかつもし極性が正確であれば信号を主
張するだろう。論理ゲートＧ５ は様々な検査機能を実
現するために使用され、この議論に関連せずかついかな
る検査モードにおいてを除いて論理ゲートＧ５ の出力
はハイになることを述べることを除いてさらに議論され
ないだろう。こうしてＱがハイのとき正確な極性を示し
、ローがバッファ２６６に主張される。
抑止しかつ示す付加的な回路を有する差動受信機２６０
の回路構成要素を含む。論理ゲートＧ４ はラッチ２６
４のＱに結合されかつもし極性が正確であれば信号を主
張するだろう。論理ゲートＧ５ は様々な検査機能を実
現するために使用され、この議論に関連せずかついかな
る検査モードにおいてを除いて論理ゲートＧ５ の出力
はハイになることを述べることを除いてさらに議論され
ないだろう。こうしてＱがハイのとき正確な極性を示し
、ローがバッファ２６６に主張される。
【０１００】図５０はバッファ２６６のための好ましい
実施例の概略の回路図および、その動作を示す真理値表
である。示されているように極性が正確なときまたはノ
ードＮ１ が接地されているときはバッファ２６６の出
力はローになるであろう。このバッファ２６６は、単一
ノードからの抑止する特徴および状態表示または単一の
集積回路として実現された差動受信機２６０′のための
ピンを実現するための機構を提供する。バッファ２６６
はＰＭＯＳトランジスタ装置およびＮＭＯＳトランジス
タ装置を含む。好ましい実現化例のためには、ＮＭＯＳ
トランジスタ装置はＰＭＯＳトランジスタ装置よりもは
るかにより大きい電流、約１００倍以上に大きい電流を
沈めるべきである。
実施例の概略の回路図および、その動作を示す真理値表
である。示されているように極性が正確なときまたはノ
ードＮ１ が接地されているときはバッファ２６６の出
力はローになるであろう。このバッファ２６６は、単一
ノードからの抑止する特徴および状態表示または単一の
集積回路として実現された差動受信機２６０′のための
ピンを実現するための機構を提供する。バッファ２６６
はＰＭＯＳトランジスタ装置およびＮＭＯＳトランジス
タ装置を含む。好ましい実現化例のためには、ＮＭＯＳ
トランジスタ装置はＰＭＯＳトランジスタ装置よりもは
るかにより大きい電流、約１００倍以上に大きい電流を
沈めるべきである。
【０１０１】もしノードＮ１ がローならば、これは極
性が正確であるかまたは逆転が抑止されているかのどち
らかを示す。ノードＮ１ がハイであることは、逆転が
抑止されていずかつ極性が不正確であることを示す。ノ
ードＮ１ の状態はバッファ２６８によってＣＭＯＳラ
ッチ２７０に伝送される。
性が正確であるかまたは逆転が抑止されているかのどち
らかを示す。ノードＮ１ がハイであることは、逆転が
抑止されていずかつ極性が不正確であることを示す。ノ
ードＮ１ の状態はバッファ２６８によってＣＭＯＳラ
ッチ２７０に伝送される。
【０１０２】図５１はＣＭＯＳラッチ２７０の概略図で
ある。ＣＭＯＳラッチ２７０はレベル感応ラッチ（また
通常透明なラッチと呼ばれる）であり、そのクロック入
力がハイでかつクロックの立上がり縁上にデータをラッ
チしている間バッファ２６８から反転する出力へデータ
が伝搬されるであろう。キャリア検知信号が否定される
とき論理ハイレベルクロック信号を与えるためにクロッ
ク入力、キャリア検知信号を反転するために、論理ゲー
トＧ６ は設けられる。キャリア検知信号が否定される
とき、ノードＮ１ の状態はＣＭＯＳラッチ２７０の反
転する出力へ伝搬される。したがって、もし極性逆転が
抑止されればまたは必要でなければ、ＱＦ はハイであ
ろう。 ＱＦ 上のロー信号は極性が逆転されかつ可能化された
ことを示す。ＣＭＯＳラッチ２７０出力ＱＦ は第１の
パケット信号および第１のパケットのＥＴＤパルスの値
とともに論理ゲートＧ３ に与えられる。この実現化例
に対してもし３つすべてがローであれば、極性逆転は達
成されるだろう。
ある。ＣＭＯＳラッチ２７０はレベル感応ラッチ（また
通常透明なラッチと呼ばれる）であり、そのクロック入
力がハイでかつクロックの立上がり縁上にデータをラッ
チしている間バッファ２６８から反転する出力へデータ
が伝搬されるであろう。キャリア検知信号が否定される
とき論理ハイレベルクロック信号を与えるためにクロッ
ク入力、キャリア検知信号を反転するために、論理ゲー
トＧ６ は設けられる。キャリア検知信号が否定される
とき、ノードＮ１ の状態はＣＭＯＳラッチ２７０の反
転する出力へ伝搬される。したがって、もし極性逆転が
抑止されればまたは必要でなければ、ＱＦ はハイであ
ろう。 ＱＦ 上のロー信号は極性が逆転されかつ可能化された
ことを示す。ＣＭＯＳラッチ２７０出力ＱＦ は第１の
パケット信号および第１のパケットのＥＴＤパルスの値
とともに論理ゲートＧ３ に与えられる。この実現化例
に対してもし３つすべてがローであれば、極性逆転は達
成されるだろう。
【０１０３】バッファ２６６はＰＭＯＳトランジスタ素
子のそれに対して比較的大きいＮＭＯＳトランジスタ素
子（電流の取扱いの面において）を有して構成されてい
る。これはＮＭＯＳ装置がＬＥＤをドライブするのに十
分な電流、約１０ないし１５ｍＡを沈めることを許容す
る。好ましい実施例において極性が正確なときだけＬＥ
Ｄは明るくなるだろう。極性が不正確でかつノードＮ１
が接地されているとき、小さい電流がＰＭＯＳトラン
ジスタ素子から接地に流れるであろうし、これがなぜＰ
ＭＯＳ素子が比較的小さいかを説明するということを読
者は理解するだろう。
子のそれに対して比較的大きいＮＭＯＳトランジスタ素
子（電流の取扱いの面において）を有して構成されてい
る。これはＮＭＯＳ装置がＬＥＤをドライブするのに十
分な電流、約１０ないし１５ｍＡを沈めることを許容す
る。好ましい実施例において極性が正確なときだけＬＥ
Ｄは明るくなるだろう。極性が不正確でかつノードＮ１
が接地されているとき、小さい電流がＰＭＯＳトラン
ジスタ素子から接地に流れるであろうし、これがなぜＰ
ＭＯＳ素子が比較的小さいかを説明するということを読
者は理解するだろう。
【０１０４】図１６ないし図１９はアイドルモードの間
ＡＵＩ３０に与えられるインピーダンスの実現化例を示
す図６および図７のＡＵＩＰＯＲＴ１０４のブロック概
略図である。
ＡＵＩ３０に与えられるインピーダンスの実現化例を示
す図６および図７のＡＵＩＰＯＲＴ１０４のブロック概
略図である。
【０１０５】図１６はＡＵＩＰＯＲＴ１０４のブロック
概略図であり、その機能的サブユニットを示す。これら
のサブユニットはＶＲＥＦ回路１４０、ツイストペアＭ
ＡＵ５０電力回路１４２（ＴＰＥＸＶＣＯ）、ＡＵＩＸ
ＭＴＴＲ回路１４４、ＡＵＩＲＣＶ回路１４６、ＡＵＩ
ＣＩ回路１４８およびＡＵＩＲＣＶＳＱ回路１５０を含
む。
概略図であり、その機能的サブユニットを示す。これら
のサブユニットはＶＲＥＦ回路１４０、ツイストペアＭ
ＡＵ５０電力回路１４２（ＴＰＥＸＶＣＯ）、ＡＵＩＸ
ＭＴＴＲ回路１４４、ＡＵＩＲＣＶ回路１４６、ＡＵＩ
ＣＩ回路１４８およびＡＵＩＲＣＶＳＱ回路１５０を含
む。
【０１０６】図１７は、ＡＵＩＰＯＲＴ１０４の回路に
電力を供給するＶＲＥＦ回路１４０の回路概略図である
。もしＮＯＴ ＰＷＲＤＮががローであればまたは主
張されれば、ＮＯＴ ＰＷＲＤＮに結合されるＰＭＯ
Ｓトランジスタ素子の電圧に対してソース動作するゲー
トは能動になり、電力が他の回路に供給されることを始
めるが、読者には容易に理解されるであろう。
電力を供給するＶＲＥＦ回路１４０の回路概略図である
。もしＮＯＴ ＰＷＲＤＮががローであればまたは主
張されれば、ＮＯＴ ＰＷＲＤＮに結合されるＰＭＯ
Ｓトランジスタ素子の電圧に対してソース動作するゲー
トは能動になり、電力が他の回路に供給されることを始
めるが、読者には容易に理解されるであろう。
【０１０７】図１８はＡＵＩＸＭＴＴＲ回路１４４の概
略図である。図１９はＡＵＩＲＣＶ回路１４６の概略図
である。
略図である。図１９はＡＵＩＲＣＶ回路１４６の概略図
である。
【０１０８】記述されているようなＡＵＩＰＯＲＴ１０
４を実現することによって、低いインピーダンスがアイ
ドルモードにおいてＡＵＩ３０に与えられてもよい。
４を実現することによって、低いインピーダンスがアイ
ドルモードにおいてＡＵＩ３０に与えられてもよい。
【０１０９】Ｖ．ループバック実現化例図２０ないし図
２９はループバックモードを実現するために構成された
ＭＡＵ５０の概略ブロック図および例示である。
２９はループバックモードを実現するために構成された
ＭＡＵ５０の概略ブロック図および例示である。
【０１１０】ループバック検査は、データ伝送保全性の
システム検査の達成において補助するＭＡＵの能力に関
連する。これらのシステム検査は一般的に、ＤＯ回線に
送られたデータがデータ入力回線ＤＩに伝送し戻される
べきであるＡＵＩ回線に結合されるＤＴＥまたは中継器
によって始められる。
システム検査の達成において補助するＭＡＵの能力に関
連する。これらのシステム検査は一般的に、ＤＯ回線に
送られたデータがデータ入力回線ＤＩに伝送し戻される
べきであるＡＵＩ回線に結合されるＤＴＥまたは中継器
によって始められる。
【０１１１】ツイストペアＭＡＵは、ＤＴＥに結合され
るＡＵＩに結合されるかまたは中継器の一部であるＡＵ
Ｉに結合されるかのどちらかの２つの特定の実現化例の
型において使用されてもよい。これらの２つの異なった
実現化例および非遮蔽のツイストペアケーブルの使用の
ための特別の考慮により、特別な検査モードがツイスト
ペア媒体に結合されるＭＡＵによって実現されるべきで
ある。図２０は、この発明の好ましい実施例を組込む改
良されたツイストペアＭＡＵ５０の概略ブロック図であ
る。ＭＡＵ５０は一般的にＤＯ上のＡＵＩから信号を受
信しかつＴＸ上に伝送されるようにそれらを処理するだ
ろう。ＲＸでツイストペアケーブル９０から受信された
信号はＤＴＥまたは中継器３６への伝送のためＤＩに与
えられる。もし衝突が起これば、信号がＣＩ上に伝送さ
れただろうことを示すＤＩ上の伝送が起こった後に、Ｄ
ＴＥは一般的にＳＩＡ２２へその相関したＭＡＵから与
えられた鼓動信号である動作するＳＱＥ ＴＥＳＴに
よって動作する。中継器３６の動作はこの鼓動を必要と
せずかつしたがって、この特徴は不能化される。
るＡＵＩに結合されるかまたは中継器の一部であるＡＵ
Ｉに結合されるかのどちらかの２つの特定の実現化例の
型において使用されてもよい。これらの２つの異なった
実現化例および非遮蔽のツイストペアケーブルの使用の
ための特別の考慮により、特別な検査モードがツイスト
ペア媒体に結合されるＭＡＵによって実現されるべきで
ある。図２０は、この発明の好ましい実施例を組込む改
良されたツイストペアＭＡＵ５０の概略ブロック図であ
る。ＭＡＵ５０は一般的にＤＯ上のＡＵＩから信号を受
信しかつＴＸ上に伝送されるようにそれらを処理するだ
ろう。ＲＸでツイストペアケーブル９０から受信された
信号はＤＴＥまたは中継器３６への伝送のためＤＩに与
えられる。もし衝突が起これば、信号がＣＩ上に伝送さ
れただろうことを示すＤＩ上の伝送が起こった後に、Ｄ
ＴＥは一般的にＳＩＡ２２へその相関したＭＡＵから与
えられた鼓動信号である動作するＳＱＥ ＴＥＳＴに
よって動作する。中継器３６の動作はこの鼓動を必要と
せずかつしたがって、この特徴は不能化される。
【０１１２】ＳＱＥ ＴＥＳＴはアクティブローであ
るＳＱＥ ＴＥＳＴ信号を主張することによって能動
化する。衝突状態は、ＭＡＵ５０がＲＤおよびＤＯ上で
同時のメッセージを受信しかつ標準の動作の間は受入れ
可能な状態でないときに起こる。
るＳＱＥ ＴＥＳＴ信号を主張することによって能動
化する。衝突状態は、ＭＡＵ５０がＲＤおよびＤＯ上で
同時のメッセージを受信しかつ標準の動作の間は受入れ
可能な状態でないときに起こる。
【０１１３】ＤＴＥ動作においてＳＱＥ ＴＥＳＴは
ローになるであろうし一方中継器実現化例においてＳＱ
Ｅ ＴＥＳＴはハイになるであろう。ループバックの
実現化例はＴＥＳＴ信号能動ロー、の主張によって始め
られ、ＳＱＥ ＴＥＳＴで存在する信号に依存してＭ
ＡＵ５０は特定のループバックモードになることを引き
起これさるであろう。
ローになるであろうし一方中継器実現化例においてＳＱ
Ｅ ＴＥＳＴはハイになるであろう。ループバックの
実現化例はＴＥＳＴ信号能動ロー、の主張によって始め
られ、ＳＱＥ ＴＥＳＴで存在する信号に依存してＭ
ＡＵ５０は特定のループバックモードになることを引き
起これさるであろう。
【０１１４】ＭＡＵ５０は複数個の差動ドライバ１６０
および信号の伝送および受信のための差動受信機１６２
を含む。ＭＡＵ５０は、特定のツイストペアケーブル９
０上の伝送特性を改良するために出力信号を波形にする
先行ひずみ回路での使用のためのＭＤＩ５４を含む。Ｓ
ＱＥ ＴＥＳＴおよびＴＥＳＴ信号に応答するループ
バック実現化例の間データを向けることにおいての使用
のための検査マルチプレクサ１０２もまた含まれる。
および信号の伝送および受信のための差動受信機１６２
を含む。ＭＡＵ５０は、特定のツイストペアケーブル９
０上の伝送特性を改良するために出力信号を波形にする
先行ひずみ回路での使用のためのＭＤＩ５４を含む。Ｓ
ＱＥ ＴＥＳＴおよびＴＥＳＴ信号に応答するループ
バック実現化例の間データを向けることにおいての使用
のための検査マルチプレクサ１０２もまた含まれる。
【０１１５】図２１は検査マルチプレクサ１０２の好ま
しい実施例の概略図である。検査マルチプレクサ１２０
は複数個の伝送ゲートＴＧｉ を含み、それらはＳＱＥ
ＴＥルチプレクサ１２０は複数個の伝送ゲートＴＧ
ｉを含み、それらはＳＱＥ ＴＥＳＴおよびＴＥＳＴ
信号に応答する入力信号を向けるために適当な論理ゲー
トＧｉ で構成されるが、読者は理解するであろう。
しい実施例の概略図である。検査マルチプレクサ１２０
は複数個の伝送ゲートＴＧｉ を含み、それらはＳＱＥ
ＴＥルチプレクサ１２０は複数個の伝送ゲートＴＧ
ｉを含み、それらはＳＱＥ ＴＥＳＴおよびＴＥＳＴ
信号に応答する入力信号を向けるために適当な論理ゲー
トＧｉ で構成されるが、読者は理解するであろう。
【０１１６】図２２は複数個の論理ゲートを示し、それ
らは特定の所望されるループバックモードによる５０を
通過する伝送経路を適当に再経路付けるために論理回路
を達成する。図２３は伝送ゲートＴＧｉ の好ましい実
施例の概略である。ＴＧ１ は、ＰＭＯＳおよびＮＭＯ
Ｓトランジスタ素子のそれぞれのドレイン端子およびソ
ース端子がお互いにそれぞれ結合しているＣＭＯＳトラ
ンジスタ素子である。
らは特定の所望されるループバックモードによる５０を
通過する伝送経路を適当に再経路付けるために論理回路
を達成する。図２３は伝送ゲートＴＧｉ の好ましい実
施例の概略である。ＴＧ１ は、ＰＭＯＳおよびＮＭＯ
Ｓトランジスタ素子のそれぞれのドレイン端子およびソ
ース端子がお互いにそれぞれ結合しているＣＭＯＳトラ
ンジスタ素子である。
【０１１７】図２４はループバックモードを通る通過に
おけるＭＡＵ５０の概略例示であり、ＤＯからのデータ
が直接ＴＤに通過され、かつＲＤから受信された信号が
直接ＤＩに伝送され、ＤＩおよびＤＴの同時の伝送を許
容する。ＭＡＵ５０がＤＴＥの一部であり、かつジャン
パ接続器１７０が使用され、ＤＴＥソフトウェアがＭＡ
Ｕ５０を通る両方向における伝送を検査することを許容
されるときこのループバックモードは有用である。すな
わち、ＤＯからＴＤへのおよびＲＤからＤＩへの伝送が
単一の動作で検査される。示されているように、モード
を通る通過はＳＱＥ ＴＥＳＴおよびＴＥＳＴが主張
されて実現される。
おけるＭＡＵ５０の概略例示であり、ＤＯからのデータ
が直接ＴＤに通過され、かつＲＤから受信された信号が
直接ＤＩに伝送され、ＤＩおよびＤＴの同時の伝送を許
容する。ＭＡＵ５０がＤＴＥの一部であり、かつジャン
パ接続器１７０が使用され、ＤＴＥソフトウェアがＭＡ
Ｕ５０を通る両方向における伝送を検査することを許容
されるときこのループバックモードは有用である。すな
わち、ＤＯからＴＤへのおよびＲＤからＤＩへの伝送が
単一の動作で検査される。示されているように、モード
を通る通過はＳＱＥ ＴＥＳＴおよびＴＥＳＴが主張
されて実現される。
【０１１８】２５は戻りモードにおけるＭＡＵ５０の概
略例示を示し、ＤＯからの信号はＤＩへ戻されかつＲＴ
からの信号はＴＤに戻される。再び衝突検出は不能化さ
れる。このモードは一般的にＤＯおよびＤＩに結合され
る中継器に適用できるがこの点で必ずしも制限されない
。ＰＳＴが主張されるときＳＱＥ ＴＥＳＴを否定す
ることは戻りモードを実現する。
略例示を示し、ＤＯからの信号はＤＩへ戻されかつＲＴ
からの信号はＴＤに戻される。再び衝突検出は不能化さ
れる。このモードは一般的にＤＯおよびＤＩに結合され
る中継器に適用できるがこの点で必ずしも制限されない
。ＰＳＴが主張されるときＳＱＥ ＴＥＳＴを否定す
ることは戻りモードを実現する。
【０１１９】示されているようにＤＴＥはまた内部のル
ープバック検査の型としての戻りモードを実現してもよ
い。ＤＴＥソフトウェアは検査されてもよくかつデータ
はネットワークへは存在しない。ツイストペア受信機の
データ信号はツイストペア連続検査のためのツイストペ
ア送信機上に戻されるだろう。
ープバック検査の型としての戻りモードを実現してもよ
い。ＤＴＥソフトウェアは検査されてもよくかつデータ
はネットワークへは存在しない。ツイストペア受信機の
データ信号はツイストペア連続検査のためのツイストペ
ア送信機上に戻されるだろう。
【０１２０】図２６は、外部のループバック検査を達成
するＬＡＮシステムの使用の概略例示である。使用者は
ツイストペア媒体に沿ってどこにでも外部のループバッ
ク接続具を設ける。これはツイストペアの長さに沿って
すべての接続およびケーブル部分の検査を許容するだろ
う。使用者はまた中継器のＭＡＵ５０を使用してループ
バックしてもよい。
するＬＡＮシステムの使用の概略例示である。使用者は
ツイストペア媒体に沿ってどこにでも外部のループバッ
ク接続具を設ける。これはツイストペアの長さに沿って
すべての接続およびケーブル部分の検査を許容するだろ
う。使用者はまた中継器のＭＡＵ５０を使用してループ
バックしてもよい。
【０１２１】図２７は、中継器３６からのリンク保全性
検査を達成するためのＬＡＮ１０サブシステムの使用の
概略例示である。再び、示されているように、中継器３
６は完全なループバック、外部のジャンパ１７０でのま
たは媒体、ツイストペアケーブル９０の長さに沿ってど
こにでもループバックを達成することができる。同時に
、ＳＩＡ２２は、図示されていないが、中継器／ネット
ワーク動作を影響せずに内部のループバック保全性検査
を達成することができるだろう。
検査を達成するためのＬＡＮ１０サブシステムの使用の
概略例示である。再び、示されているように、中継器３
６は完全なループバック、外部のジャンパ１７０でのま
たは媒体、ツイストペアケーブル９０の長さに沿ってど
こにでもループバックを達成することができる。同時に
、ＳＩＡ２２は、図示されていないが、中継器／ネット
ワーク動作を影響せずに内部のループバック保全性検査
を達成することができるだろう。
【０１２２】図２８は包括配線連続検査を与えるループ
バックモードの使用の概略例示である。完全な信号経路
の連続性がわたり線１７２、パッチパネル１７４および
接続具１７６のすべてを含み、検査されてもよい。オシ
ロスコープ１７８のような検査装置はループバックモー
ドにおけるＭＡＵ５０に対する配線検査を実施し、かつ
配線検査はＭＡＵ５０の代わりにジャンパ１７０に対し
て繰返される。ジャンパ１７０を動かすことによって様
々な効果および変則が測定されかつ分離されてもよい。 ＤＴＥまたは中継器は、もし所望されるなら配線連続検
査と同時に内部ループバック保全性検査を達成されるこ
とができるであろう。 ＶＩ．ツイストペアドライバ 図２９ないし図３７はツイストペアＭＡＵ５０の一部と
して使用される改良されたツイストペアドライバを示す
。ツイストペアケーブルに対するツイストペアＭＡＵの
インターフェイスは典型的には作動ドライバの１つの型
の使用によって達成され、それは１つの特定のビット状
態に対してペアの第１のワイヤがペアの第２のワイヤよ
りも正になるようにする。相補的ビット状態に対して、
第２のワイヤは第１のワイヤよりもより正になるように
される。
バックモードの使用の概略例示である。完全な信号経路
の連続性がわたり線１７２、パッチパネル１７４および
接続具１７６のすべてを含み、検査されてもよい。オシ
ロスコープ１７８のような検査装置はループバックモー
ドにおけるＭＡＵ５０に対する配線検査を実施し、かつ
配線検査はＭＡＵ５０の代わりにジャンパ１７０に対し
て繰返される。ジャンパ１７０を動かすことによって様
々な効果および変則が測定されかつ分離されてもよい。 ＤＴＥまたは中継器は、もし所望されるなら配線連続検
査と同時に内部ループバック保全性検査を達成されるこ
とができるであろう。 ＶＩ．ツイストペアドライバ 図２９ないし図３７はツイストペアＭＡＵ５０の一部と
して使用される改良されたツイストペアドライバを示す
。ツイストペアケーブルに対するツイストペアＭＡＵの
インターフェイスは典型的には作動ドライバの１つの型
の使用によって達成され、それは１つの特定のビット状
態に対してペアの第１のワイヤがペアの第２のワイヤよ
りも正になるようにする。相補的ビット状態に対して、
第２のワイヤは第１のワイヤよりもより正になるように
される。
【０１２３】受信する装置が受信された信号を検知し得
るのは、電圧レベルを、基準に対してビット状態の一方
か他方に決定することによるよりもむしろこの方便によ
るのである。ツイストペアケーブルに相関するようにな
る雑音および種々雑多な電圧は絶対的な電圧レベル方法
を不確かなものにすることができる。
るのは、電圧レベルを、基準に対してビット状態の一方
か他方に決定することによるよりもむしろこの方便によ
るのである。ツイストペアケーブルに相関するようにな
る雑音および種々雑多な電圧は絶対的な電圧レベル方法
を不確かなものにすることができる。
【０１２４】ツイストペアケーブルを通ってネットワー
クに伝送される信号は典型的には１０ＭＨｚ以上の伝送
周波数を有しかつ一般的には方形波形である。所望され
る型のツイストペア回線ドライバの動作を許容するため
には、電子装置から伝送をアドレスする政府規則が満た
されねばならない。この規則を満たすためにはＬＡＭか
ら放射された高周波数は減衰されねばならない。
クに伝送される信号は典型的には１０ＭＨｚ以上の伝送
周波数を有しかつ一般的には方形波形である。所望され
る型のツイストペア回線ドライバの動作を許容するため
には、電子装置から伝送をアドレスする政府規則が満た
されねばならない。この規則を満たすためにはＬＡＭか
ら放射された高周波数は減衰されねばならない。
【０１２５】信号を送る波形が信号回路に奇数高調数を
導入するような方形波形の使用は十分に理解される。フ
ーリエ関数はいかなる一価関数ｆ（θ）を許容するであ
ろうし、それは−π＜θ＜＋πの区間において不連続の
有限数を除いて連続的でありかつこの区間において最大
および最小の有限数を有し、それは次の形式の収束フー
リエ級数によって表現される。
導入するような方形波形の使用は十分に理解される。フ
ーリエ関数はいかなる一価関数ｆ（θ）を許容するであ
ろうし、それは−π＜θ＜＋πの区間において不連続の
有限数を除いて連続的でありかつこの区間において最大
および最小の有限数を有し、それは次の形式の収束フー
リエ級数によって表現される。
【０１２６】
ｆ（θ）＝ａ０ ／２＋Σ（ａｎ ｃｏｓ ｎθ
＋ｂｎ ｓｉｎ ｎθ）もしｆ（θ）が２πの周期を
有するθの周期関数であれば、
＋ｂｎ ｓｉｎ ｎθ）もしｆ（θ）が２πの周期を
有するθの周期関数であれば、
【０１２７】
【数１】
図３０は振幅ｐを有する方形波形を示す。係数ａｎ お
よびｂｎ はよく知られているようにこのように展開さ
れてもよい。
よびｂｎ はよく知られているようにこのように展開さ
れてもよい。
【０１２８】ａ０ ／２＝０；ａｎ ＝０；およびｂｎ
＝４ｐ／ｎπただしｎ＝１，３，５，．．．示されて
いる方形波形のためのフーリエ級数は、Ｆ（ｔ）＝（４
ｐ／π）ｓｉｎ ωｔ＋（４ｐ／３π）ｓｉｎ ３
ωｔ＋（４ｐ／５π）ｓｉｎ ５ωｔ＋． ．
．ただしω＝２π／２Ｌ この特定のｆ（ｔ）は、４ｐ／πの振幅を有し、ωによ
って表わされる基本の周波数を含む。さらに奇数高調数
はｎω、ただしｎ＝３，５，７，・・・に対して与えら
れる。第１の奇数高調数は基本の周波数の振幅と同じ大
きさの振幅数１／３を含む。比較的複雑な外部のフィル
タ動作はこれらの奇数高調数を取除くために必要がある
。
＝４ｐ／ｎπただしｎ＝１，３，５，．．．示されて
いる方形波形のためのフーリエ級数は、Ｆ（ｔ）＝（４
ｐ／π）ｓｉｎ ωｔ＋（４ｐ／３π）ｓｉｎ ３
ωｔ＋（４ｐ／５π）ｓｉｎ ５ωｔ＋． ．
．ただしω＝２π／２Ｌ この特定のｆ（ｔ）は、４ｐ／πの振幅を有し、ωによ
って表わされる基本の周波数を含む。さらに奇数高調数
はｎω、ただしｎ＝３，５，７，・・・に対して与えら
れる。第１の奇数高調数は基本の周波数の振幅と同じ大
きさの振幅数１／３を含む。比較的複雑な外部のフィル
タ動作はこれらの奇数高調数を取除くために必要がある
。
【０１２９】ツイストペアドライバに対する第２の懸念
は伝送されるべき信号に導入される遅延の量に向けられ
る。ネットワーク上の互いに通信する様々な装置は伝送
されるデータの窪み内に含まれるタイミング情報の使用
によりそれら自身を同期化する。マンチェスタコード化
はこの同期化を容易にし、なぜならデータ信号遷移はい
つもビットセルとして知られる記号期間の中への途中で
起こるからである。ジッタは電気的または機械的変化に
よって引起こされる同期化を欠く傾向がある。
は伝送されるべき信号に導入される遅延の量に向けられ
る。ネットワーク上の互いに通信する様々な装置は伝送
されるデータの窪み内に含まれるタイミング情報の使用
によりそれら自身を同期化する。マンチェスタコード化
はこの同期化を容易にし、なぜならデータ信号遷移はい
つもビットセルとして知られる記号期間の中への途中で
起こるからである。ジッタは電気的または機械的変化に
よって引起こされる同期化を欠く傾向がある。
【０１３０】システムは、それらが信号に導入するかも
しれないジッタの量において束縛される。したがってツ
イストペアドライバによって導入されるジッタを減少す
ることはこの発明の目的である。回路がトランジスタ素
子を使用するとき、ジッタはしきい値電圧と呼ばれてい
る動作するパラメータにより導入されるかもしれない。 ＭＯＳＦＥＴトランジスタはゲートおよびソースを横切
り確立された電位に応答する。電位差が予め定められた
値、しきい値電圧Ｖｔｈを超えるとき、電流はソースお
よびドレインの間を流れるかもしれない。ゲートおよび
ソースを横切る電位がこのしきい値電圧に到達するまで
はソースおよびドレインの間に電流は流れない。ゲート
で信号の受信が起こるときおよびその信号の受信に応答
して電流が流れるであろうときの時間の間に相当する遅
延がＭＯＳＦＥＴによって導入され、それはゲート信号
がＭＯＳＦＥＴ装置のしきい値電圧に到達するための立
上り時間に等しい。同様に、信号が値において減少する
とき電流の流れはゲート信号がしきい値電圧より下に減
少するとき実質的に減少するであろう。
しれないジッタの量において束縛される。したがってツ
イストペアドライバによって導入されるジッタを減少す
ることはこの発明の目的である。回路がトランジスタ素
子を使用するとき、ジッタはしきい値電圧と呼ばれてい
る動作するパラメータにより導入されるかもしれない。 ＭＯＳＦＥＴトランジスタはゲートおよびソースを横切
り確立された電位に応答する。電位差が予め定められた
値、しきい値電圧Ｖｔｈを超えるとき、電流はソースお
よびドレインの間を流れるかもしれない。ゲートおよび
ソースを横切る電位がこのしきい値電圧に到達するまで
はソースおよびドレインの間に電流は流れない。ゲート
で信号の受信が起こるときおよびその信号の受信に応答
して電流が流れるであろうときの時間の間に相当する遅
延がＭＯＳＦＥＴによって導入され、それはゲート信号
がＭＯＳＦＥＴ装置のしきい値電圧に到達するための立
上り時間に等しい。同様に、信号が値において減少する
とき電流の流れはゲート信号がしきい値電圧より下に減
少するとき実質的に減少するであろう。
【０１３１】図２９はツイストペア送信機２００の好ま
しい実施例を示すブロック概略図である。ツイストペア
送信機２００は差動増幅器２０２において第１の入力端
子ＴＤ１および第２の入力端子ＴＤ０で差動入力信号を
受信する。ＴＤ１およびＴＤ０で受信される相補的信号
に応答して、第１および第２の電流の流れが差動増幅器
２０２において始められる。ミラー回路２０４は出力段
２０６に対する第１および第２の値を決められた一定の
電流源入力を発生するために第１および第２の電流の値
を決めるために設けられる。
しい実施例を示すブロック概略図である。ツイストペア
送信機２００は差動増幅器２０２において第１の入力端
子ＴＤ１および第２の入力端子ＴＤ０で差動入力信号を
受信する。ＴＤ１およびＴＤ０で受信される相補的信号
に応答して、第１および第２の電流の流れが差動増幅器
２０２において始められる。ミラー回路２０４は出力段
２０６に対する第１および第２の値を決められた一定の
電流源入力を発生するために第１および第２の電流の値
を決めるために設けられる。
【０１３２】出力段２０６は、第１の出力ポートＴＸＤ
１および第２の出力ポートＴＸＤ０上に差動信号を出力
するためにこれらの値を決められた一定の電流に応答す
る。出力段２０６は、第１および第２の値を決められた
一定の電流からランプ応答を出力するであろう積分関数
を組込む。
１および第２の出力ポートＴＸＤ０上に差動信号を出力
するためにこれらの値を決められた一定の電流に応答す
る。出力段２０６は、第１および第２の値を決められた
一定の電流からランプ応答を出力するであろう積分関数
を組込む。
【０１３３】図３０はＴＤ１およびＴＤ０での方形波形
入力を示す。方形波形は振幅ｐおよび２Ｌの周期を有す
る。
入力を示す。方形波形は振幅ｐおよび２Ｌの周期を有す
る。
【０１３４】図３１は図３０の型の入力方形波形からの
入力段２０６のランプ応答出力を示す。このランプ応答
はｑの振幅および２Ｍの周期を有する。
入力段２０６のランプ応答出力を示す。このランプ応答
はｑの振幅および２Ｍの周期を有する。
【０１３５】図３１に示されるランプ応答は次の形式の
フーリエ級数を有する。 ａ０ ／２＋Σ（ａｎ ｃｏｓ ｎθ＋ｂｎ ｓｉｎ
ｎθ）これは振幅ｑを有し、係数ａｎ およびｂｎ は
よく知られているように以下のように展開されてもよい
。
フーリエ級数を有する。 ａ０ ／２＋Σ（ａｎ ｃｏｓ ｎθ＋ｂｎ ｓｉｎ
ｎθ）これは振幅ｑを有し、係数ａｎ およびｂｎ は
よく知られているように以下のように展開されてもよい
。
【０１３６】ａ０ ／２＝０；ａｎ ＝０；およびｂｎ
＝（４ｑｓｉｎ α）／（ｎπα）ただしｎ＝１，
３，５，．．．およびα＝ｎπｂ。
＝（４ｑｓｉｎ α）／（ｎπα）ただしｎ＝１，
３，５，．．．およびα＝ｎπｂ。
【０１３７】振幅がｑでかつｂをπ／４に等しく設定さ
れ、示されたランプ応答波形のためのフーリエ級数は、
ｆ′（ｔ）＝［（４ｑｓｉｎ （π２ ／４））／（
π３ ／４）］ｓｉｎ ωｔ＋［（４ｑｓｉｎ （
３π２ ／４）／９π３ ／４）］ｓｉｎ ３ωｔ＋
［（４ｑｓｉｎ （５π２ ／４））／（２５π３
／４）］ｓｉｎ ５ωｔ＋． ． ．ただしω＝
２π／２Ｌ。
れ、示されたランプ応答波形のためのフーリエ級数は、
ｆ′（ｔ）＝［（４ｑｓｉｎ （π２ ／４））／（
π３ ／４）］ｓｉｎ ωｔ＋［（４ｑｓｉｎ （
３π２ ／４）／９π３ ／４）］ｓｉｎ ３ωｔ＋
［（４ｑｓｉｎ （５π２ ／４））／（２５π３
／４）］ｓｉｎ ５ωｔ＋． ． ．ただしω＝
２π／２Ｌ。
【０１３８】この特定のｆ′（ｔ）は基本の周波数を含
み、ωによって表わされ、４ｑｓｉｎ（π２ ／４）／
π３ ／４の振幅を有する。上で示されたｆ（ｔ）のｂ
１ の振幅にこの振幅を等しく設定すると、 ｑ＝ｐπ２ ／４ｓｉｎ（π／２）２ この代入をｆ′
（ｔ）へ行なうことおよび様々な項を単純化するために
三角恒等式を使用することは以下を生じる。
み、ωによって表わされ、４ｑｓｉｎ（π２ ／４）／
π３ ／４の振幅を有する。上で示されたｆ（ｔ）のｂ
１ の振幅にこの振幅を等しく設定すると、 ｑ＝ｐπ２ ／４ｓｉｎ（π／２）２ この代入をｆ′
（ｔ）へ行なうことおよび様々な項を単純化するために
三角恒等式を使用することは以下を生じる。
【０１３９】ｆ′（ｔ）＝４ｐｓｉｎωｔ＋［（４ｐ／
３π）ｓｉｎ３ωｔ−（（１６ｐｓｉｎ２ （π／２）
２ ）／（９π））ｓｉｎ３ωｔ］＋［（４ｐ／５π）
ｓｉｎ５ωｔ−（（１６ｐｓｉｎ２ （π／２）２ ）
／（２５π））ｓｉｎ５ωｔ＋（（６４ｐｓｉｎ４ （
π／２）２ ）／（２５π））ｓｉｎ５ωｔ］＋．
．．読者が理解するであろうように、奇数高調波の振幅
は少なくとも２つの項を含み、第１の項は方形波の対応
する高調波の振幅に等しくかつ第２の項はこの振幅から
減じられる。こうして、ランプ応答出力を与えることに
より、上に示されたように、全体の振幅は方形波出力を
有するよりも少なくなるであろう。奇数高調波の減少さ
れた振幅によってこの発明の目的は達成され、すなわち
それは外部のフィルタ構成要素の数の減少である。この
態様でランプ応答を与えることによって出力波形の周波
数はいくぶん減少され、さらに外部のフィルタの必要性
の減少を容易にする。
３π）ｓｉｎ３ωｔ−（（１６ｐｓｉｎ２ （π／２）
２ ）／（９π））ｓｉｎ３ωｔ］＋［（４ｐ／５π）
ｓｉｎ５ωｔ−（（１６ｐｓｉｎ２ （π／２）２ ）
／（２５π））ｓｉｎ５ωｔ＋（（６４ｐｓｉｎ４ （
π／２）２ ）／（２５π））ｓｉｎ５ωｔ］＋．
．．読者が理解するであろうように、奇数高調波の振幅
は少なくとも２つの項を含み、第１の項は方形波の対応
する高調波の振幅に等しくかつ第２の項はこの振幅から
減じられる。こうして、ランプ応答出力を与えることに
より、上に示されたように、全体の振幅は方形波出力を
有するよりも少なくなるであろう。奇数高調波の減少さ
れた振幅によってこの発明の目的は達成され、すなわち
それは外部のフィルタ構成要素の数の減少である。この
態様でランプ応答を与えることによって出力波形の周波
数はいくぶん減少され、さらに外部のフィルタの必要性
の減少を容易にする。
【０１４０】ジッタ減少ツイストペア送信機２００はま
たしきい値バイアス回路２１０およびツイストペア送信
機２００によって導入されるかもしれないジッタを減少
するためのサブしきい値バイアス回路２１２を含む。し
きい値バイアス回路２１０は、出力段２０６の能動回路
要素のいずれかのしきい値電圧により出力段２０６によ
って導入される遅延を克服するよう動作する。トランジ
スタが出力回線ＴＸＤ１またはＴＸＤ０を引上げるまた
は引下げることを意図しない時間の間出力段２０６の回
路装置の電圧レベルを近似値的にしきい値に保つことに
よってミラー回路２０４の第１および第２の値を決めら
れた一定の電流に対する出力段２０６の応答が即時に閉
じられてもよい。
たしきい値バイアス回路２１０およびツイストペア送信
機２００によって導入されるかもしれないジッタを減少
するためのサブしきい値バイアス回路２１２を含む。し
きい値バイアス回路２１０は、出力段２０６の能動回路
要素のいずれかのしきい値電圧により出力段２０６によ
って導入される遅延を克服するよう動作する。トランジ
スタが出力回線ＴＸＤ１またはＴＸＤ０を引上げるまた
は引下げることを意図しない時間の間出力段２０６の回
路装置の電圧レベルを近似値的にしきい値に保つことに
よってミラー回路２０４の第１および第２の値を決めら
れた一定の電流に対する出力段２０６の応答が即時に閉
じられてもよい。
【０１４１】しかしながら、もししきい値バイアス回路
２１０がしきい値レベルよりも大きいレベルで出力段２
０６装置をバイアスすれば、アイドル電力は出力段２０
６によって消費されるだろうしかつ所定の制限を超える
ことができるであろう出力電圧レベルがＴＸＤ１および
ＴＸＤ０上に存在するだろう。
２１０がしきい値レベルよりも大きいレベルで出力段２
０６装置をバイアスすれば、アイドル電力は出力段２０
６によって消費されるだろうしかつ所定の制限を超える
ことができるであろう出力電圧レベルがＴＸＤ１および
ＴＸＤ０上に存在するだろう。
【０１４２】好ましい実施例のためには、他の態様でサ
ブしきい値電圧でバイアスされながら出力段２０６にお
けるトランジスタに著しい電力を消費させることは望ま
しくない。サブしきい値回路２１２は２ないし３μＡの
オーダの小さい一定の電流をしきい値バイアス回路２１
０に供給するために設けられる。この小さい電流はバイ
アス回路２１０を出力段２０６の回路要素がしきい値レ
ベルよりもわずかに少ない値でバイアスされるように強
制することを引起こしかつそのレベルはしきい値を超え
ないであろう。
ブしきい値電圧でバイアスされながら出力段２０６にお
けるトランジスタに著しい電力を消費させることは望ま
しくない。サブしきい値回路２１２は２ないし３μＡの
オーダの小さい一定の電流をしきい値バイアス回路２１
０に供給するために設けられる。この小さい電流はバイ
アス回路２１０を出力段２０６の回路要素がしきい値レ
ベルよりもわずかに少ない値でバイアスされるように強
制することを引起こしかつそのレベルはしきい値を超え
ないであろう。
【０１４３】図３２はツイストペア送信機（ＴＤＸＭＴ
ＴＲ）２２０およびツイストペア受信機（ＲＤＲＣＶＲ
）２２２を有するＴＷＳＴＰＲＰＯＲＴ１０６のブロッ
ク図である。
ＴＲ）２２０およびツイストペア受信機（ＲＤＲＣＶＲ
）２２２を有するＴＷＳＴＰＲＰＯＲＴ１０６のブロッ
ク図である。
【０１４４】図３３および図３４はＴＤツイストペアド
ライバ回路（ＴＤＸＭＤＲ）２２４およびツイストペア
先行歪ドライバ回路２２６を含むＴＤＸＭＴＴＲ１０６
のブロック図である。
ライバ回路（ＴＤＸＭＤＲ）２２４およびツイストペア
先行歪ドライバ回路２２６を含むＴＤＸＭＴＴＲ１０６
のブロック図である。
【０１４５】図３５は出力端子ＴＸＤ１およびＴＸＤ０
をトライブするためのＴＤＸＭＴＴＲ２２０の回路概略
図である。ＴＤＸＭＴＴＲ２２０は複数個のＭＯＳ装置
（トランジスタＱ１ ないしＱ４２）、論理ゲートＧ１
および論理ゲートＧ２ を含み、それらはツイストペ
アドライバの好ましい実施例を実現する。この好ましい
実施例において構成要素Ｑ１ ないしＱ４２および論理
ゲートＧ１ および論理ゲートＧ２ は単一のチップへ
と統合される。高調波周波数を減少するために必要なフ
ィルタ構成要素は図３５において示されるそれらの構成
要素に対して付加的である。
をトライブするためのＴＤＸＭＴＴＲ２２０の回路概略
図である。ＴＤＸＭＴＴＲ２２０は複数個のＭＯＳ装置
（トランジスタＱ１ ないしＱ４２）、論理ゲートＧ１
および論理ゲートＧ２ を含み、それらはツイストペ
アドライバの好ましい実施例を実現する。この好ましい
実施例において構成要素Ｑ１ ないしＱ４２および論理
ゲートＧ１ および論理ゲートＧ２ は単一のチップへ
と統合される。高調波周波数を減少するために必要なフ
ィルタ構成要素は図３５において示されるそれらの構成
要素に対して付加的である。
【０１４６】トランジスタＱ１ 、Ｑ２ およびＱ１７
、Ｑ１８は入力回線ＴＤ１およびＴＤ０上の差動信号の
受信のための差動増幅器１２（図２９を見よ）の一部と
して設けられる。Ｑ１ およびＱ２ ならびにＱ１８お
よびＱ１７のソース端子は互いに結合されかつそれらの
ゲート端子はそれぞれＴＤ１およびＴＤ０に結合される
。差動信号は、中間のトランジスタによって形作られた
後、トランジスタＱ３ ないしＱ６ によって構成され
る出力段２０６（図２５を見よ）によって伝送されるべ
きである。出力段２０６は出力回線ＴＸＤ１およびＴＸ
Ｄ０上にランプ応答出力を与える。トランジスタＱ３
およびＱ５ は第１の供給電圧Ｖｄｄおよび第２の供給
電圧ＶＳＳの間に出力ＴＸＤ１をドライブする。トラン
ジスタＱ４ およびＱ６ は出力ポートＴＸＤ０を同様
にドライブする。ＴＸＤ１およびＴＸＤ０の出力は、以
下で説明されるように各トランジスタＱ３ ないしＱ６
のゲート端子での電圧および電流レベルに依存する。
、Ｑ１８は入力回線ＴＤ１およびＴＤ０上の差動信号の
受信のための差動増幅器１２（図２９を見よ）の一部と
して設けられる。Ｑ１ およびＱ２ ならびにＱ１８お
よびＱ１７のソース端子は互いに結合されかつそれらの
ゲート端子はそれぞれＴＤ１およびＴＤ０に結合される
。差動信号は、中間のトランジスタによって形作られた
後、トランジスタＱ３ ないしＱ６ によって構成され
る出力段２０６（図２５を見よ）によって伝送されるべ
きである。出力段２０６は出力回線ＴＸＤ１およびＴＸ
Ｄ０上にランプ応答出力を与える。トランジスタＱ３
およびＱ５ は第１の供給電圧Ｖｄｄおよび第２の供給
電圧ＶＳＳの間に出力ＴＸＤ１をドライブする。トラン
ジスタＱ４ およびＱ６ は出力ポートＴＸＤ０を同様
にドライブする。ＴＸＤ１およびＴＸＤ０の出力は、以
下で説明されるように各トランジスタＱ３ ないしＱ６
のゲート端子での電圧および電流レベルに依存する。
【０１４７】ＴＤ１およびＴＤ０での差動信号はそれら
のそれぞれのゲート端子での電圧レベルに依存し、トラ
ンジスタＱ１ およびＱ２ からの第１および第２の独
立の電流の流れを始める。同様に差動信号はトランジス
タＱ１７およびＱ１８からの第３および第４の独立の電
流の流れを始める。トランジスタＱ７ ないしＱ１０お
よびトランジスタＱ３９、Ｑ４０、Ｑ１５およびＱ１６
はミラー回路２０（図２５を見よ）を実現し、これらの
独立の電流の流れに応答する。第１の独立の電流の流れ
は、第１の独立の電流の値を決めかつトランジスタＱ４
およびＱ６ のゲート端子に一定の電流を与えるため
のトランジスタＱ７ およびＱ９ （Ｑ９ はＱ７の長
さに類似する長さを与えられているが幅はＱ７ の長さ
よりも約１０倍のものを与えられている。）とともに動
作する。トランジスタＱ８およびＱ１０は第２の値を決
められた一定の電流をトランジスタＱ３ およびＱ５
のゲート端子に与えるために同様に動作する。トランジ
スタＱ３９およびＱ１６は第３の値を決められた一定の
電流をトランジスタＱ３ およびＱ５ のゲート端子に
与えるために同様に動作する。トランジスタＱ４０およ
びＱ１５は第４の値を決められた一定の電流をトランジ
スタＱ４ およびＱ６ のゲート端子に与えるために同
様に動作する。
のそれぞれのゲート端子での電圧レベルに依存し、トラ
ンジスタＱ１ およびＱ２ からの第１および第２の独
立の電流の流れを始める。同様に差動信号はトランジス
タＱ１７およびＱ１８からの第３および第４の独立の電
流の流れを始める。トランジスタＱ７ ないしＱ１０お
よびトランジスタＱ３９、Ｑ４０、Ｑ１５およびＱ１６
はミラー回路２０（図２５を見よ）を実現し、これらの
独立の電流の流れに応答する。第１の独立の電流の流れ
は、第１の独立の電流の値を決めかつトランジスタＱ４
およびＱ６ のゲート端子に一定の電流を与えるため
のトランジスタＱ７ およびＱ９ （Ｑ９ はＱ７の長
さに類似する長さを与えられているが幅はＱ７ の長さ
よりも約１０倍のものを与えられている。）とともに動
作する。トランジスタＱ８およびＱ１０は第２の値を決
められた一定の電流をトランジスタＱ３ およびＱ５
のゲート端子に与えるために同様に動作する。トランジ
スタＱ３９およびＱ１６は第３の値を決められた一定の
電流をトランジスタＱ３ およびＱ５ のゲート端子に
与えるために同様に動作する。トランジスタＱ４０およ
びＱ１５は第４の値を決められた一定の電流をトランジ
スタＱ４ およびＱ６ のゲート端子に与えるために同
様に動作する。
【０１４８】よく知られているように、ＭＯＳ素子のゲ
ート端子は理想に近いコンデンサとして設計されてもよ
い。一定の電流源は容量負荷によって統合され、ランプ
応答を与える。論理ゲートＧ１ およびＧ２ は、ＤＲ
ＶＥＮ信号に応答するツイストペア送信機の動作を能動
化するまたは不能化するためにトランジスタＱ３１、Ｑ
３２、Ｑ４１およびＱ４２とで動作する。この特徴はＴ
Ｄ回路が伝送しないときアイドル動作を与える。
ート端子は理想に近いコンデンサとして設計されてもよ
い。一定の電流源は容量負荷によって統合され、ランプ
応答を与える。論理ゲートＧ１ およびＧ２ は、ＤＲ
ＶＥＮ信号に応答するツイストペア送信機の動作を能動
化するまたは不能化するためにトランジスタＱ３１、Ｑ
３２、Ｑ４１およびＱ４２とで動作する。この特徴はＴ
Ｄ回路が伝送しないときアイドル動作を与える。
【０１４９】上記の回路構成要素は、ツイストペア送信
機を設け、それはその相補的出力ポートＴＸＤ１および
ＴＸＤ０ならびに入力ポートＴＤ１およびＴＤ０上の差
動信号に応答するランプ応答出力の間に対称を与えるで
あろう。このランプ応答は、上記のように、減少された
振幅の高調波を有する出力波形を与え、より簡単な外部
のフィルタ配置が設けられてもよいであろう。
機を設け、それはその相補的出力ポートＴＸＤ１および
ＴＸＤ０ならびに入力ポートＴＤ１およびＴＤ０上の差
動信号に応答するランプ応答出力の間に対称を与えるで
あろう。このランプ応答は、上記のように、減少された
振幅の高調波を有する出力波形を与え、より簡単な外部
のフィルタ配置が設けられてもよいであろう。
【０１５０】残りのトランジスタＱ１１ないしＱ１４、
Ｑ１９ないしＱ２６およびＱ３３ないしＱ３８はしきい
値バイアス回路２１０およびサブしきい値バイアス回路
２１２（図２９を見よ）の一部として含まれており、か
つ回路構成要素によって導入されるかもしれないジッタ
を減少するように動作する。各ＭＯＳ素子はしきい値電
圧を有し、それが電流に対しドレイン動作しまたはソー
ス動作するであろう前に達成されねばならない。もしＮ
ＭＯＳトランジスタを効果的に遮断するためにゲート電
圧がずっと０ボルトにまでとられたならば（ＮＭＯＳゲ
ートに対して）、そのＮＭＯＳ素子をオンに戻すことが
所望されるときトランジスタが機能し始めかつ電流を引
きかつその出力を引下げることができる前に、そのしき
い値電圧は克服されねばならない。付加的な問題は、し
きい値の大きさは知られた範囲内で変化するであろうこ
とおよびドライブされた装置のしきい値はそれをドライ
ブする装置のしきい値電圧と正確に同一でないかもしれ
ないということである。物理的近接は様々な装置のしき
い値特性をおおいに影響する。
Ｑ１９ないしＱ２６およびＱ３３ないしＱ３８はしきい
値バイアス回路２１０およびサブしきい値バイアス回路
２１２（図２９を見よ）の一部として含まれており、か
つ回路構成要素によって導入されるかもしれないジッタ
を減少するように動作する。各ＭＯＳ素子はしきい値電
圧を有し、それが電流に対しドレイン動作しまたはソー
ス動作するであろう前に達成されねばならない。もしＮ
ＭＯＳトランジスタを効果的に遮断するためにゲート電
圧がずっと０ボルトにまでとられたならば（ＮＭＯＳゲ
ートに対して）、そのＮＭＯＳ素子をオンに戻すことが
所望されるときトランジスタが機能し始めかつ電流を引
きかつその出力を引下げることができる前に、そのしき
い値電圧は克服されねばならない。付加的な問題は、し
きい値の大きさは知られた範囲内で変化するであろうこ
とおよびドライブされた装置のしきい値はそれをドライ
ブする装置のしきい値電圧と正確に同一でないかもしれ
ないということである。物理的近接は様々な装置のしき
い値特性をおおいに影響する。
【０１５１】しきい値電圧による潜在的なジッタ問題を
克服するために所望される解決は、出力ゲートに対する
波形が決して０ボルトにならないことを確実にすること
である。ゲート電圧が、装置が近似値的に２ないし３μ
Ａを沈めているまたはソース動作している近似値的にし
きい値へのソース電圧に接近するであろうことは予期さ
れる。より正確な電流のレベルは特定の応用に対して重
要ではない。その後は、装置をオンに戻すよう試みると
き出力応答の中へ導入される遅延はほとんどなくかつジ
ッタを誘導するしきい値電圧は最小限になる。
克服するために所望される解決は、出力ゲートに対する
波形が決して０ボルトにならないことを確実にすること
である。ゲート電圧が、装置が近似値的に２ないし３μ
Ａを沈めているまたはソース動作している近似値的にし
きい値へのソース電圧に接近するであろうことは予期さ
れる。より正確な電流のレベルは特定の応用に対して重
要ではない。その後は、装置をオンに戻すよう試みると
き出力応答の中へ導入される遅延はほとんどなくかつジ
ッタを誘導するしきい値電圧は最小限になる。
【０１５２】トランジスタ対Ｑ１１、Ｑ１２およびＱ１
３、Ｑ１４に接続されるドレインに対するゲートはしき
い値バイアス回路２１０の一部である。これらのトラン
ジスタ対は出力段２０６トランジスタＱ３ ないしＱ６
のゲート上の電圧が近似値的にしきい値に維持される
ことを確実にする。サブしきい値ドレイン電流で動作す
るＭＯＳトランジスタのソース電圧はそのトランジスタ
のゲートバイアス電圧より下で近似値的に１しきい値電
圧よりも高くには上がらないであろうことはよく知られ
ている。すなわちもしゲート端子が５ボルトでバイアス
されかつドレイン端子が５ボルトでバイアスされればソ
ース端子は５ボルトより少ない１Ｖｔｈより上へドライ
ブされることはできず、なぜならより高くなるためには
ドライブされる装置はサブしきい値動作へと強制されか
つそれ自身を遮断するであろうからである。
３、Ｑ１４に接続されるドレインに対するゲートはしき
い値バイアス回路２１０の一部である。これらのトラン
ジスタ対は出力段２０６トランジスタＱ３ ないしＱ６
のゲート上の電圧が近似値的にしきい値に維持される
ことを確実にする。サブしきい値ドレイン電流で動作す
るＭＯＳトランジスタのソース電圧はそのトランジスタ
のゲートバイアス電圧より下で近似値的に１しきい値電
圧よりも高くには上がらないであろうことはよく知られ
ている。すなわちもしゲート端子が５ボルトでバイアス
されかつドレイン端子が５ボルトでバイアスされればソ
ース端子は５ボルトより少ない１Ｖｔｈより上へドライ
ブされることはできず、なぜならより高くなるためには
ドライブされる装置はサブしきい値動作へと強制されか
つそれ自身を遮断するであろうからである。
【０１５３】しきい値回路２１０上に使用されるトラン
ジスタ上のしきい値電圧が出力段２０６において使用さ
れるトランジスタのしきい値電圧に適合しなくてもよい
ときのみにしきい値回路２１０の使用を介して問題は起
こるかもしれない。出力段２０６装置を通る１μＡのよ
うな受入可能なレベルの電流の代わりに、しきい値回路
２１０は数百マイクロアンペアの特定のアイドル電流を
生じるためにゲートをバイアスするかもしれない。この
電流は無駄でありかつ出力波形をもたらすことができる
。したがって、２つのトランジスタは、正確にＶｔｈで
はないがしかしＶｔｈよりも少し低く電圧を引くために
平行に置かれる。この平行の構造は、もしあるとしても
ほとんどない電流が出力段２０６装置を通って引かれる
一方、０ボルトより大きいゲートバイアスを維持するこ
とを確実にするのを助ける。
ジスタ上のしきい値電圧が出力段２０６において使用さ
れるトランジスタのしきい値電圧に適合しなくてもよい
ときのみにしきい値回路２１０の使用を介して問題は起
こるかもしれない。出力段２０６装置を通る１μＡのよ
うな受入可能なレベルの電流の代わりに、しきい値回路
２１０は数百マイクロアンペアの特定のアイドル電流を
生じるためにゲートをバイアスするかもしれない。この
電流は無駄でありかつ出力波形をもたらすことができる
。したがって、２つのトランジスタは、正確にＶｔｈで
はないがしかしＶｔｈよりも少し低く電圧を引くために
平行に置かれる。この平行の構造は、もしあるとしても
ほとんどない電流が出力段２０６装置を通って引かれる
一方、０ボルトより大きいゲートバイアスを維持するこ
とを確実にするのを助ける。
【０１５４】したがってサブしきい値バイアス回路２１
２の付加的なトランジスタ構造は適正な動作を確実にす
るために設けられる。これらの構造は、バイアス回路２
１０のダイオード接続されたトランジスタ構造の双方の
中へ行く静電流からなる近似値的に２．５マイクロアン
ペアの余分のバイアス電流を加える。細流電流のこの小
さい量はＶｔｈおよびそれほどより低くはない値でダイ
オードが接続された構造に与えられる。
２の付加的なトランジスタ構造は適正な動作を確実にす
るために設けられる。これらの構造は、バイアス回路２
１０のダイオード接続されたトランジスタ構造の双方の
中へ行く静電流からなる近似値的に２．５マイクロアン
ペアの余分のバイアス電流を加える。細流電流のこの小
さい量はＶｔｈおよびそれほどより低くはない値でダイ
オードが接続された構造に与えられる。
【０１５５】しきい値バイアス回路２１０およびサブし
きい値バイアス回路２１２を設けることにより、ゲート
電圧は、迅速な応答を入力信号に対して許容するしきい
値レベルに非常に近く保たれジッタを減少しかつより正
確な応答出力を与える。回路の適切な動作が特定の応用
においてサブしきい値バイアス回路２１２要素の使用な
しで得られてもよいことを読者は理解するであろう。改
良されたツイストペアドライバのためにはサブしきい値
バイアス回路２１２が使用されることが好ましい。
きい値バイアス回路２１２を設けることにより、ゲート
電圧は、迅速な応答を入力信号に対して許容するしきい
値レベルに非常に近く保たれジッタを減少しかつより正
確な応答出力を与える。回路の適切な動作が特定の応用
においてサブしきい値バイアス回路２１２要素の使用な
しで得られてもよいことを読者は理解するであろう。改
良されたツイストペアドライバのためにはサブしきい値
バイアス回路２１２が使用されることが好ましい。
【０１５６】図３６はＭＡＵ５０に先行歪特徴を与える
ためのＴＷＳＴＰＲＰＤ２２６の回路図である。
ためのＴＷＳＴＰＲＰＤ２２６の回路図である。
【０１５７】図３７はＴＤＸＭＴＴＲ２２０の出力波形
のタイミング関係の組を示す。 ＶＩＩ．「スマートスケルチ」 図７ないし図１１はＭＡＵ５０のための「スマートスケ
ルチ」の実現化例のための回路へ向けられる。
のタイミング関係の組を示す。 ＶＩＩ．「スマートスケルチ」 図７ないし図１１はＭＡＵ５０のための「スマートスケ
ルチ」の実現化例のための回路へ向けられる。
【０１５８】スケルチは、特定のＭＡＵ５０によってマ
ンチェスタコード化された信号の受信のみが、特定のＭ
ＡＵ５０の回路を予め定められた態様において入力信号
に動作するように活動化するであろうことを確実にする
ための雑音除去機構である。図４８に示されているよう
に、マンチェスタコード化された信号は３つの部分を有
しかつＭＡＵ５０がこのような信号は実際はマンチェス
タコード化された信号であることを検出しなければなら
ないのはこの信号の再処理の部分の間なのである。スケ
ルチ回路はその後、ＭＡＵ５０の残りをこの信号に動作
するように準備する。他方では、もしスケルチ回路が入
力として雑音パケットを与えられれば、スケルチ回路は
雑音パケットを除去すべきでありかつＭＡＵ５０を動作
のために準備すべきではない。読者が理解するであろう
ように、効率の悪い動作およびシステムに対する効果的
な帯域幅の低下は雑音のデータとしての誤った識別によ
って得られる。
ンチェスタコード化された信号の受信のみが、特定のＭ
ＡＵ５０の回路を予め定められた態様において入力信号
に動作するように活動化するであろうことを確実にする
ための雑音除去機構である。図４８に示されているよう
に、マンチェスタコード化された信号は３つの部分を有
しかつＭＡＵ５０がこのような信号は実際はマンチェス
タコード化された信号であることを検出しなければなら
ないのはこの信号の再処理の部分の間なのである。スケ
ルチ回路はその後、ＭＡＵ５０の残りをこの信号に動作
するように準備する。他方では、もしスケルチ回路が入
力として雑音パケットを与えられれば、スケルチ回路は
雑音パケットを除去すべきでありかつＭＡＵ５０を動作
のために準備すべきではない。読者が理解するであろう
ように、効率の悪い動作およびシステムに対する効果的
な帯域幅の低下は雑音のデータとしての誤った識別によ
って得られる。
【０１５９】図１０は仮想的に示されたマンチェスタプ
リアンブルの上に重ね合わされた雑音パケットＮｐ の
グラフ表示である。雑音パケットＮｐ は多数の遷移を
受けかつ可変の振幅およびパルス幅特性を有する。最初
の８０２．３規格システムは遮蔽されたツイストペアケ
ーブル上へＡＵＩ信号を送った。１０ベース−Ｔ規格の
到来とともに、非遮蔽のツイストペアケーブル（ｕｎｓ
ｈｉｅｌｄｅｄ ｔｗｉｓｔｅｄ ｐａｉｒ ｃ
ａｂｌｅ）（ＵＴＰ）が使用された。これらの媒体は雑
音の多い環境で動作しかつＵＴＰケーブルは雑音に影響
されやすい。
リアンブルの上に重ね合わされた雑音パケットＮｐ の
グラフ表示である。雑音パケットＮｐ は多数の遷移を
受けかつ可変の振幅およびパルス幅特性を有する。最初
の８０２．３規格システムは遮蔽されたツイストペアケ
ーブル上へＡＵＩ信号を送った。１０ベース−Ｔ規格の
到来とともに、非遮蔽のツイストペアケーブル（ｕｎｓ
ｈｉｅｌｄｅｄ ｔｗｉｓｔｅｄ ｐａｉｒ ｃ
ａｂｌｅ）（ＵＴＰ）が使用された。これらの媒体は雑
音の多い環境で動作しかつＵＴＰケーブルは雑音に影響
されやすい。
【０１６０】全体の動的な範囲の１８：１に対して、Ｄ
ＴＥおよびＭＡＵ間を伝送される信号はおおよそ３：１
の振幅範囲を有することを許されかつＡＵＩケーブルは
伝送される信号を３ｄＢほど多い分だけ減衰することが
可能となる。ＵＴＰ信号は送信機でのより多くの制限す
る出力範囲を有するが、しかし最大限の長さのＵＴＰケ
ーブル（約１００メートルの）はＡＵＩ３０（図示せず
）のものよりはるかにより悪い減衰特性を有す。ＵＴＰ
信号の全体の動的な範囲は４−３：１のオーダである。 ＡＵＩケーブルは通常遮蔽されておりかつこれらのケー
ブル上での伝送は外部の雑音に対して比較的非感応的で
あるがしかしＵＴＰケーブルは遮蔽を有さずかつＵＴＰ
の上を伝送される信号は外部の雑音源によってはるかに
より容易に中断される。さらにＭＡＵは有効なマンチェ
スタコード化された信号の受信から、その信号の振幅を
復元し適当な媒体（ＡＵＩまたはＵＴＰ）のためにそれ
をフォーマットしかつ伝送を開始しなければならない前
まで、最小の時間量しか許されておらず、これは再伝送
の前の複雑な信号処理を許容する十分な時間がないとい
うことを含意する。入力信号を記憶し処理しかつ送るた
めの十分な時間がないことゆえにかつＵＴＰまたはＡＵ
Ｉのどちらかの動的な範囲が非常に低い振幅の入力信号
を許容するゆえに、たいていのＭＡＵおよびＤＴＥはそ
れらの受信器回路において高利得、広域帯比較器を使用
する。
ＴＥおよびＭＡＵ間を伝送される信号はおおよそ３：１
の振幅範囲を有することを許されかつＡＵＩケーブルは
伝送される信号を３ｄＢほど多い分だけ減衰することが
可能となる。ＵＴＰ信号は送信機でのより多くの制限す
る出力範囲を有するが、しかし最大限の長さのＵＴＰケ
ーブル（約１００メートルの）はＡＵＩ３０（図示せず
）のものよりはるかにより悪い減衰特性を有す。ＵＴＰ
信号の全体の動的な範囲は４−３：１のオーダである。 ＡＵＩケーブルは通常遮蔽されておりかつこれらのケー
ブル上での伝送は外部の雑音に対して比較的非感応的で
あるがしかしＵＴＰケーブルは遮蔽を有さずかつＵＴＰ
の上を伝送される信号は外部の雑音源によってはるかに
より容易に中断される。さらにＭＡＵは有効なマンチェ
スタコード化された信号の受信から、その信号の振幅を
復元し適当な媒体（ＡＵＩまたはＵＴＰ）のためにそれ
をフォーマットしかつ伝送を開始しなければならない前
まで、最小の時間量しか許されておらず、これは再伝送
の前の複雑な信号処理を許容する十分な時間がないとい
うことを含意する。入力信号を記憶し処理しかつ送るた
めの十分な時間がないことゆえにかつＵＴＰまたはＡＵ
Ｉのどちらかの動的な範囲が非常に低い振幅の入力信号
を許容するゆえに、たいていのＭＡＵおよびＤＴＥはそ
れらの受信器回路において高利得、広域帯比較器を使用
する。
【０１６１】この選択はそして、ＭＡＵおよびＤＴＥ受
信器が通常のＡＵＩおよびＵＴＰトラフィックに対して
適当に感応的であるというだけでなく、これらの回線が
そうでなくアイドルであるとき、ＡＵＩまたはＵＴＰケ
ーブル上の雑音にもまた、応答するであろう。ＡＵＩケ
ーブルがＵＴＰケーブルよりもより低い雑音の大きさを
有するであろう間ＡＵＩ信号はＵＴＰのそれより相応し
て小さく、かつ再び、高利得、広域帯比較器が適当に信
号を受取りかつ再伝送のためにそれをフォーマットする
ために必要であるということもまた言える。
信器が通常のＡＵＩおよびＵＴＰトラフィックに対して
適当に感応的であるというだけでなく、これらの回線が
そうでなくアイドルであるとき、ＡＵＩまたはＵＴＰケ
ーブル上の雑音にもまた、応答するであろう。ＡＵＩケ
ーブルがＵＴＰケーブルよりもより低い雑音の大きさを
有するであろう間ＡＵＩ信号はＵＴＰのそれより相応し
て小さく、かつ再び、高利得、広域帯比較器が適当に信
号を受取りかつ再伝送のためにそれをフォーマットする
ために必要であるということもまた言える。
【０１６２】上に述べたことを仮定しかつＡＵＩおよび
ＵＴＰケーブルの双方が受信器回路をトリガするのに十
分大きい、そうでなく、アイドルのネットワークトラフ
ィックの期間の間雑音信号を有するであろうと仮定すれ
ば、ＭＡＵまたはＤＴＥがあたかも有効なマンチェスタ
信号のように雑音信号を処理するよう試みることを妨ぐ
ためにＵＴＰおよびＡＵＩ上の各受信器回路内へ「スケ
ルチ」機能を導入することが重要になる。
ＵＴＰケーブルの双方が受信器回路をトリガするのに十
分大きい、そうでなく、アイドルのネットワークトラフ
ィックの期間の間雑音信号を有するであろうと仮定すれ
ば、ＭＡＵまたはＤＴＥがあたかも有効なマンチェスタ
信号のように雑音信号を処理するよう試みることを妨ぐ
ためにＵＴＰおよびＡＵＩ上の各受信器回路内へ「スケ
ルチ」機能を導入することが重要になる。
【０１６３】ツイストペアワイヤ上の典型的な雑音はマ
ンチェスタ信号に類似しておりかつしたがって、区別す
るのが困難であることが観察されてきた。もしスケルチ
回路が信号を「修飾しすぎる」よう試みれば、遅延は、
ＩＥＥＥ規格８０２．３に従うために付随の故障によっ
て過度になるだろう。同様にもし簡単な修飾手順のみが
使用されれば、システム帯域幅は効率の悪い動作によっ
て低下させられるだろう。
ンチェスタ信号に類似しておりかつしたがって、区別す
るのが困難であることが観察されてきた。もしスケルチ
回路が信号を「修飾しすぎる」よう試みれば、遅延は、
ＩＥＥＥ規格８０２．３に従うために付随の故障によっ
て過度になるだろう。同様にもし簡単な修飾手順のみが
使用されれば、システム帯域幅は効率の悪い動作によっ
て低下させられるだろう。
【０１６４】したがって、速度および信頼性について最
適に妥協するあるスケルチ回路が開発されることが望ま
しい。配分された時間内で、雑音が１つもマンチェスタ
として検出されないであろうということを絶対的に確実
にすることはあり得ると信じられていない。
適に妥協するあるスケルチ回路が開発されることが望ま
しい。配分された時間内で、雑音が１つもマンチェスタ
として検出されないであろうということを絶対的に確実
にすることはあり得ると信じられていない。
【０１６５】通信方法またはシステムの効果の測定は「
ネットワーク帯域幅」と呼ばれており、そのパラメータ
は１つの点から別の点へ１単位の時間の間隔にわたり伝
送され得る有用または有効な情報の量を表わす。その能
動時間の大部分を、データ信号と同様に雑音信号を取得
しかつ再伝送しようと試みることに費やす通信システム
は、雑音および信号の間を識別する手段を含む同様のシ
ステムよりもはるかに低い効率のネットワーク帯域幅を
有するといわれ得る。それでＡＵＩおよびＵＴＰ受信器
は雑音および有効なマンチェスタ信号の間を識別するた
めのスケルチ機能を含み、より大きいネットワーク帯域
幅の結果をもたらす。
ネットワーク帯域幅」と呼ばれており、そのパラメータ
は１つの点から別の点へ１単位の時間の間隔にわたり伝
送され得る有用または有効な情報の量を表わす。その能
動時間の大部分を、データ信号と同様に雑音信号を取得
しかつ再伝送しようと試みることに費やす通信システム
は、雑音および信号の間を識別する手段を含む同様のシ
ステムよりもはるかに低い効率のネットワーク帯域幅を
有するといわれ得る。それでＡＵＩおよびＵＴＰ受信器
は雑音および有効なマンチェスタ信号の間を識別するた
めのスケルチ機能を含み、より大きいネットワーク帯域
幅の結果をもたらす。
【０１６６】ＡＵＩ３０（図示せず）に結合されるスケ
ルチ回路は、ＤＯ回線上の信号をマンチェスタ信号とし
て修飾するために最小限の振幅しきい値および最小限の
パルス幅だけが使用されているという点において「ダム
」（ｄｕｍｂ）スケルチと呼ばれている。これは受入可
能であり、なぜならＡＵＩから雑音レベルとして受信さ
れた信号は一般的に非遮蔽のツイストペアケーブル上で
はより少ないからである。この「ダム」スケルチ回路は
ネットワーク帯域幅の減少が予期されるので、ツイスト
ペア受信機には不満足として見られる。
ルチ回路は、ＤＯ回線上の信号をマンチェスタ信号とし
て修飾するために最小限の振幅しきい値および最小限の
パルス幅だけが使用されているという点において「ダム
」（ｄｕｍｂ）スケルチと呼ばれている。これは受入可
能であり、なぜならＡＵＩから雑音レベルとして受信さ
れた信号は一般的に非遮蔽のツイストペアケーブル上で
はより少ないからである。この「ダム」スケルチ回路は
ネットワーク帯域幅の減少が予期されるので、ツイスト
ペア受信機には不満足として見られる。
【０１６７】ＡＵＩケーブルはたいてい遮蔽されかつＵ
ＴＰケーブルよりはるかに短い。結果として、かつＡＵ
Ｉ信号はＵＴＰ上の対応する信号よりはるかに低いとい
う事実にかかわらず、ＡＵＩケーブルは比較的ほとんど
外側の雑音を含まずかつ比較的簡単すなわち「ダム」な
スケルチ回路を使用しながらＡＵＩ受信器はＡＵＩ信号
トラヒックを適当に処理することができる。このような
「ダム」スケルチ回路はＡＵＩ信号パルス振幅およびパ
ルス幅のみに対する検出器からなり、もしどちらかの基
準または双方が満足しなければ、入力信号を除去しても
よい。ＵＴＰケーブルはその性質により、ケーブル上に
現存するメッセージトラヒックがあろうとなかろうと、
ＡＵＩケーブルよりはるかにより多くの雑音を運び、か
つＵＴＰケーブル上の雑音は一般的に通常のＵＴＰトラ
ヒックの信号特性に共有の多くの特性を有し、通常の識
別回路を不適当にするということを研究は示した。こう
して、「ダム」スケルチ回路のみ使用するＵＴＰ受信器
は雑音および通常の信号トラヒックの両方を処理しよう
と試み、それらのネットワーク帯域幅の大部分をより無
駄にしやすい。
ＴＰケーブルよりはるかに短い。結果として、かつＡＵ
Ｉ信号はＵＴＰ上の対応する信号よりはるかに低いとい
う事実にかかわらず、ＡＵＩケーブルは比較的ほとんど
外側の雑音を含まずかつ比較的簡単すなわち「ダム」な
スケルチ回路を使用しながらＡＵＩ受信器はＡＵＩ信号
トラヒックを適当に処理することができる。このような
「ダム」スケルチ回路はＡＵＩ信号パルス振幅およびパ
ルス幅のみに対する検出器からなり、もしどちらかの基
準または双方が満足しなければ、入力信号を除去しても
よい。ＵＴＰケーブルはその性質により、ケーブル上に
現存するメッセージトラヒックがあろうとなかろうと、
ＡＵＩケーブルよりはるかにより多くの雑音を運び、か
つＵＴＰケーブル上の雑音は一般的に通常のＵＴＰトラ
ヒックの信号特性に共有の多くの特性を有し、通常の識
別回路を不適当にするということを研究は示した。こう
して、「ダム」スケルチ回路のみ使用するＵＴＰ受信器
は雑音および通常の信号トラヒックの両方を処理しよう
と試み、それらのネットワーク帯域幅の大部分をより無
駄にしやすい。
【０１６８】図１１はスケルチおよびデータ保全性およ
び伝送遅れの必要を満足に述べる採用された原理体系の
概略ブロック図である。ツイストペアケーブル受信機８
０′から、受信された信号はシステム全体にわたり平行
に通過する。したがって入力信号はデータ経路１２０に
沿って送られかつ同時に以下で記述されるであろうよう
に入力信号を処理するためにスケルチ回路１２２に送ら
れる。入力信号は所望されるドライバ回路１２４たとえ
ばＡＵＩ３０（図示せず）上のＤＩに送られるだろう。 しかしながらドライバ１２４は、スケルチ回路１２２に
よるドライバ１２４の能動化を遠ざける入力信号から誘
導された信号を出力することは不動作である。スケルチ
回路はその処理の間に入力信号を変造し、そのため修飾
する処理からの出力はドライバ１２４において使用する
のに適切でない。したがって、２つの明瞭な経路が入力
信号に与えられ、そのため一旦処理が完了すると、シス
テムはもし保証されれば伝送のための入手可能であるデ
ータを有する。
び伝送遅れの必要を満足に述べる採用された原理体系の
概略ブロック図である。ツイストペアケーブル受信機８
０′から、受信された信号はシステム全体にわたり平行
に通過する。したがって入力信号はデータ経路１２０に
沿って送られかつ同時に以下で記述されるであろうよう
に入力信号を処理するためにスケルチ回路１２２に送ら
れる。入力信号は所望されるドライバ回路１２４たとえ
ばＡＵＩ３０（図示せず）上のＤＩに送られるだろう。 しかしながらドライバ１２４は、スケルチ回路１２２に
よるドライバ１２４の能動化を遠ざける入力信号から誘
導された信号を出力することは不動作である。スケルチ
回路はその処理の間に入力信号を変造し、そのため修飾
する処理からの出力はドライバ１２４において使用する
のに適切でない。したがって、２つの明瞭な経路が入力
信号に与えられ、そのため一旦処理が完了すると、シス
テムはもし保証されれば伝送のための入手可能であるデ
ータを有する。
【０１６９】図１２は受信データ受信機（ＲＤＲＣＶ）
回路１２６および受信データ受信機スケルチ（ＲＤＲＣ
ＶＳＱ）回路１２８を含む図３２のＲＤＲＣＶＲ２２２
のブロック図である。ＲＤＲＣＶ回路１２６およびＲＤ
ＲＣＶＳＱ回路１２８は以下で記述されるように、「ス
マートスケルチ」機能を実現するように動作する。
回路１２６および受信データ受信機スケルチ（ＲＤＲＣ
ＶＳＱ）回路１２８を含む図３２のＲＤＲＣＶＲ２２２
のブロック図である。ＲＤＲＣＶ回路１２６およびＲＤ
ＲＣＶＳＱ回路１２８は以下で記述されるように、「ス
マートスケルチ」機能を実現するように動作する。
【０１７０】ＵＴＰ受信機が高いネットワーク帯域幅を
維持するために、すなわち、ＵＴＰ上に存在する比較的
高い雑音レベルおよび信号トラヒックの間を効率よく識
別するために、ＵＴＰ受信機はダムスケルチ回路におい
て使用されるパルス幅およびパルス振幅に加えて他の除
去基準を使用せねばならず、すなわち、それが「スマー
ト」でなければならない。有効なマンチェスタ信号トラ
ヒックは特定の形「パケット」を有し、知られているよ
うに、５ＭＨｚ「プリアンブル」で始まり、その第１の
遷移は特定のパルス幅の負のパルスでありかつパケット
の残りには交番する極性の５および１０ＭＨｚ構成要素
の組合わせで続くということは知られている。ＵＴＰ雑
音は有効なマンチェスタ信号の特性の多くをまさに含む
が、これらの類似性はたいていのＵＴＰ雑音に対してせ
いぜい１つまたは２つの有効なマンチェスタ信号にしか
持続しないことおよび有効なマンチェスタ信号に、より
著しく整合するＵＴＰ雑音の残りはまれに発生するとい
うことは一般的に本当である。こうして、スマートスケ
ルチ回路は、もしそれが特にマンチェスタ特性に実質的
に類似する信号を受入れかつすべての基準に整合しない
これらの信号を除去すれば、ＵＴＰ上の雑音および信号
トラヒックの間を識別することができる。
維持するために、すなわち、ＵＴＰ上に存在する比較的
高い雑音レベルおよび信号トラヒックの間を効率よく識
別するために、ＵＴＰ受信機はダムスケルチ回路におい
て使用されるパルス幅およびパルス振幅に加えて他の除
去基準を使用せねばならず、すなわち、それが「スマー
ト」でなければならない。有効なマンチェスタ信号トラ
ヒックは特定の形「パケット」を有し、知られているよ
うに、５ＭＨｚ「プリアンブル」で始まり、その第１の
遷移は特定のパルス幅の負のパルスでありかつパケット
の残りには交番する極性の５および１０ＭＨｚ構成要素
の組合わせで続くということは知られている。ＵＴＰ雑
音は有効なマンチェスタ信号の特性の多くをまさに含む
が、これらの類似性はたいていのＵＴＰ雑音に対してせ
いぜい１つまたは２つの有効なマンチェスタ信号にしか
持続しないことおよび有効なマンチェスタ信号に、より
著しく整合するＵＴＰ雑音の残りはまれに発生するとい
うことは一般的に本当である。こうして、スマートスケ
ルチ回路は、もしそれが特にマンチェスタ特性に実質的
に類似する信号を受入れかつすべての基準に整合しない
これらの信号を除去すれば、ＵＴＰ上の雑音および信号
トラヒックの間を識別することができる。
【０１７１】我々のスマートスケルチ回路に対する基準
は特定の入力遷移シーケンスが続く、正の極性および負
の極性信号の両方に対して交差する電圧しきい値の検出
を含む。有効なマンチェスタ信号の第１の遷移は少なく
とも予め指定されたしきい値電圧と同じくらい大きい負
の振幅を有しかつその最小限のしきい値より上の予め指
定されたパルス幅を有するであろうことは知られている
。その後、ＥＴＤに出会うまでまたは雑音事象が信号を
変造するまで、パルスはパケット全体を通してすべて特
定のパルス幅で正から負、正の極性へと交番するだろう
。スマートスケルチは、それから、ＵＴＰ受信機回路に
「スケルチしない」および信号を受信することを引起こ
す前に、第１の負の極性遷移に正の極性遷移が続き、負
の極性遷移が続くものを探すだろう。スケルチしないよ
うにする最初の成功した試みの後、スマートスケルチは
それ自身をリセットし改めて負−正−正の変位をモニタ
し始める。もしいずれかの負−正−負シーケンスが、そ
のシーケンスのパルス遷移のいずれかの組合わせがない
ことゆえにまたはスケルチ検査シーケンスの間に順が狂
って置かれるゆえにのどちらかの理由で失敗すれば、ス
マートスケルチ回路はそれ自身をリセットしかつ改めて
遷移をモニタし始める。もし雑音事象がパルス形をたま
たま支配しそのため負−正−負の遷移シーケンスが変造
されれば、スマートスケルチ回路はまたそれ自身をリセ
ットしかつその遷移シーケンスを改めてモニタし始める
であろう。正と負の電圧しきい値および負−正−負の遷
移シーケンスの両方を使用することは、普通のダムＡＵ
Ｉスケルチ回路で可能なものよりもＵＴＰ上の雑音およ
び信号の間のよりよい識別を提供する。
は特定の入力遷移シーケンスが続く、正の極性および負
の極性信号の両方に対して交差する電圧しきい値の検出
を含む。有効なマンチェスタ信号の第１の遷移は少なく
とも予め指定されたしきい値電圧と同じくらい大きい負
の振幅を有しかつその最小限のしきい値より上の予め指
定されたパルス幅を有するであろうことは知られている
。その後、ＥＴＤに出会うまでまたは雑音事象が信号を
変造するまで、パルスはパケット全体を通してすべて特
定のパルス幅で正から負、正の極性へと交番するだろう
。スマートスケルチは、それから、ＵＴＰ受信機回路に
「スケルチしない」および信号を受信することを引起こ
す前に、第１の負の極性遷移に正の極性遷移が続き、負
の極性遷移が続くものを探すだろう。スケルチしないよ
うにする最初の成功した試みの後、スマートスケルチは
それ自身をリセットし改めて負−正−正の変位をモニタ
し始める。もしいずれかの負−正−負シーケンスが、そ
のシーケンスのパルス遷移のいずれかの組合わせがない
ことゆえにまたはスケルチ検査シーケンスの間に順が狂
って置かれるゆえにのどちらかの理由で失敗すれば、ス
マートスケルチ回路はそれ自身をリセットしかつ改めて
遷移をモニタし始める。もし雑音事象がパルス形をたま
たま支配しそのため負−正−負の遷移シーケンスが変造
されれば、スマートスケルチ回路はまたそれ自身をリセ
ットしかつその遷移シーケンスを改めてモニタし始める
であろう。正と負の電圧しきい値および負−正−負の遷
移シーケンスの両方を使用することは、普通のダムＡＵ
Ｉスケルチ回路で可能なものよりもＵＴＰ上の雑音およ
び信号の間のよりよい識別を提供する。
【０１７２】この回路の制限は、その遷移検査が３つの
遷移に制限されるゆえにそれは完全に雑音および有効な
マンチェスタ信号の間を識別することができないことで
ある。遷移検査シーケンスを４つの遷移以上に延在する
ことによってより力のあるスマートスケルチを実現する
ことは可能であるが、しかし最大限の制限はＤＴＥまた
はＭＡＵが有効なマンチェスタ信号を、再伝送する前に
受信するために許された最大限の時間に束縛される。
遷移に制限されるゆえにそれは完全に雑音および有効な
マンチェスタ信号の間を識別することができないことで
ある。遷移検査シーケンスを４つの遷移以上に延在する
ことによってより力のあるスマートスケルチを実現する
ことは可能であるが、しかし最大限の制限はＤＴＥまた
はＭＡＵが有効なマンチェスタ信号を、再伝送する前に
受信するために許された最大限の時間に束縛される。
【０１７３】ＩＥＥＥ規格８０２．３はＭＡＵツイスト
ペア受信器が特定の識別された信号型を拒絶することの
必要を含む。信号の１つの型は０゜または１８０゜のど
ちらかで始まりかつその後３６０゜の間連続する単一の
周波の正弦波である。このような信号型は２つの遷移し
か有さないであろう。
ペア受信器が特定の識別された信号型を拒絶することの
必要を含む。信号の１つの型は０゜または１８０゜のど
ちらかで始まりかつその後３６０゜の間連続する単一の
周波の正弦波である。このような信号型は２つの遷移し
か有さないであろう。
【０１７４】好ましい実施例は負、正そして負の遷移を
検査するが、正、負そして正の遷移を検査することも等
しく可能であるということを読者は理解するであろう。 これが許される理由は、一部には、マンチェスタの第１
のビットは変造されているかもしれないしかつ時間要求
はマンチェスタの存在を確立することにおけるこの１つ
のビット遅延を許すかもしれないからである。時間要求
および特定の応用に依存し、他の遷移順序は実現されて
もよい。
検査するが、正、負そして正の遷移を検査することも等
しく可能であるということを読者は理解するであろう。 これが許される理由は、一部には、マンチェスタの第１
のビットは変造されているかもしれないしかつ時間要求
はマンチェスタの存在を確立することにおけるこの１つ
のビット遅延を許すかもしれないからである。時間要求
および特定の応用に依存し、他の遷移順序は実現されて
もよい。
【０１７５】図１３および図１４はＶｐｏｓ およびＶ
ｎｅｇ から受信されたデータに「振幅」スケルチ修飾
を達成するＲＤＲＣＶ回路１２６の概略図である。３つ
のＭＯＳ比較器１２８ｉ 、データに対する１２８１
、および１２８２ および１２８３ が設けられる。比
較器１２８２ および１２８３ は、出力信号を主張す
ることによって特定の遷移を受けるとき入力パルス振幅
は予め指定されたしきい値を超えることを示す。比較器
１２８１ は対応する信号データアウト（ＤＯＵＴ）お
よびその補数（ＤＯＵＴＬ）を出力するためにＶｐｏｓ
およびＶｎｅｇ での差動信号によって動作可能である
。こうして入力差動信号のいずれかの型の遷移が起こる
とＤＯＵＴおよびＤＯＵＴＬは適当に応答する。もしＶ
ｐｏｓ がＶｎｅｇ より大きければ、ＤＯＵＴは主張
されかつＤＯＵＴＬは否定される。もしＶｎｅｇ がＶ
ｐｏｓ より大きければＤＯＵＴは否定されかつＤＯＵ
ＴＬは主張される。
ｎｅｇ から受信されたデータに「振幅」スケルチ修飾
を達成するＲＤＲＣＶ回路１２６の概略図である。３つ
のＭＯＳ比較器１２８ｉ 、データに対する１２８１
、および１２８２ および１２８３ が設けられる。比
較器１２８２ および１２８３ は、出力信号を主張す
ることによって特定の遷移を受けるとき入力パルス振幅
は予め指定されたしきい値を超えることを示す。比較器
１２８１ は対応する信号データアウト（ＤＯＵＴ）お
よびその補数（ＤＯＵＴＬ）を出力するためにＶｐｏｓ
およびＶｎｅｇ での差動信号によって動作可能である
。こうして入力差動信号のいずれかの型の遷移が起こる
とＤＯＵＴおよびＤＯＵＴＬは適当に応答する。もしＶ
ｐｏｓ がＶｎｅｇ より大きければ、ＤＯＵＴは主張
されかつＤＯＵＴＬは否定される。もしＶｎｅｇ がＶ
ｐｏｓ より大きければＤＯＵＴは否定されかつＤＯＵ
ＴＬは主張される。
【０１７６】複数個のＭＯＳトランジスタ１２９は抵抗
器Ｒに一定電流源を与えるよう動作可能である。この一
定電流源は、一定の抵抗を通る一定の電流のよく知られ
た関係により電圧オフセットを比較器１２８２ および
１２８３ の選択された入力に与える。この電圧オフセ
ットは出力が比較器１２８２ または比較器１２８３
によって主張されるであろう前に差動信号がこのオフセ
ットを超えることを必要とする。こうして、正の遷移に
対して比較器１２８２ は、Ｖｐｏｓ がオフセット電
圧量の分だけＶｎｅｇ を超えるとき正のスケルチアウ
ト（ＰＳＱＯＵＴ）を主張するだろう。同様に、Ｖｎｅ
ｇ はオフセット電圧量の分だけＶｐｏｓ を超えると
き負のスケルチアウト（ＮＳＱＯＵＴ）が主張されるで
あろう。図１５は図１２において示されたＲＤＲＣＶＳ
Ｑ回路１２８の概略のブロック図である。ＲＤＲＣＶＳ
Ｑ回路１２８はＤＩＮに存在するＤＯＵＴの振幅修飾さ
れたパルスによって動作可能である。ＤＩＮで起こる遷
移はＰＳＱＩＮで存在するＰＳＱＯＵＴおよびＮＳＱＩ
Ｎで存在するＮＳＱＯＵＴとＤＩを適当に比較すること
によってモニタされる。図１５の論理はＤＩＮに存在す
る予め指定された結合のパターンの信号に対する連続的
なモニタを実現する。図１５のスマートスケルチ回路は
マンチェスタコード化されたデータまたは雑音であるＤ
ＩＮで起きる特定の順序の遷移を検出する。もし回路が
適当な振幅の負の遷移、適当な振幅の正の遷移それに適
当な振幅の負の遷移が続くのを検出すれば、この回路は
、ツイストペアドライブ回路が信号を伝送し始めること
を能動化するようにツイストペアキャリア（ＴＷＳＴＰ
ＲＣＡ）を主張するだろう。 回路はまた負−正−負の遷移組合わせを検査するために
信号をモニタし続ける。もしこれらの遷移のどれも起こ
らなければまたは不正確な順序で起これば、ＴＷＳＴＰ
ＲＣＡは否定され伝送は打切られる。
器Ｒに一定電流源を与えるよう動作可能である。この一
定電流源は、一定の抵抗を通る一定の電流のよく知られ
た関係により電圧オフセットを比較器１２８２ および
１２８３ の選択された入力に与える。この電圧オフセ
ットは出力が比較器１２８２ または比較器１２８３
によって主張されるであろう前に差動信号がこのオフセ
ットを超えることを必要とする。こうして、正の遷移に
対して比較器１２８２ は、Ｖｐｏｓ がオフセット電
圧量の分だけＶｎｅｇ を超えるとき正のスケルチアウ
ト（ＰＳＱＯＵＴ）を主張するだろう。同様に、Ｖｎｅ
ｇ はオフセット電圧量の分だけＶｐｏｓ を超えると
き負のスケルチアウト（ＮＳＱＯＵＴ）が主張されるで
あろう。図１５は図１２において示されたＲＤＲＣＶＳ
Ｑ回路１２８の概略のブロック図である。ＲＤＲＣＶＳ
Ｑ回路１２８はＤＩＮに存在するＤＯＵＴの振幅修飾さ
れたパルスによって動作可能である。ＤＩＮで起こる遷
移はＰＳＱＩＮで存在するＰＳＱＯＵＴおよびＮＳＱＩ
Ｎで存在するＮＳＱＯＵＴとＤＩを適当に比較すること
によってモニタされる。図１５の論理はＤＩＮに存在す
る予め指定された結合のパターンの信号に対する連続的
なモニタを実現する。図１５のスマートスケルチ回路は
マンチェスタコード化されたデータまたは雑音であるＤ
ＩＮで起きる特定の順序の遷移を検出する。もし回路が
適当な振幅の負の遷移、適当な振幅の正の遷移それに適
当な振幅の負の遷移が続くのを検出すれば、この回路は
、ツイストペアドライブ回路が信号を伝送し始めること
を能動化するようにツイストペアキャリア（ＴＷＳＴＰ
ＲＣＡ）を主張するだろう。 回路はまた負−正−負の遷移組合わせを検査するために
信号をモニタし続ける。もしこれらの遷移のどれも起こ
らなければまたは不正確な順序で起これば、ＴＷＳＴＰ
ＲＣＡは否定され伝送は打切られる。
【０１７７】適当な振幅の特定の所望される信号が特定
の順序でＤＩＮに現われたときに、第１のラッチ１３０
、第２のラッチ１３２および第３のラッチ１３４は第１
、第２および第３の遷移信号を引続いて主張するために
設けられる。もし予期された事象が起これば、たとえば
、負の遷移が第２のオフセット電圧を超えれば、第１の
ラッチは第１の遷移信号を主張するだろう。より早い遷
移が検出された後、他のラッチは特定の遷移をモニタす
る。もし事象が適切な順序で起こらなければまたは全く
起こらなければ、論理回路はリセットされかつ改めてモ
ニタが始まる。特定の所望される順序で識別された遷移
が起こる後のみに、ＴＷＳＴＰＲＣＡは主張されるだろ
う。その後、入力信号が所望されるパターンを維持する
ことおよび雑音がデータを汚さないことを確実にするた
めに、回路は入力パターンをモニタし続ける。もし入力
信号が後にパターンに適合しないよう決定すれば、ＴＷ
ＳＴＰＲＣＡは否定され、出力ドライバを不能化する。 結び上の説明はこの発明の好ましい実施例の十分かつ完
全な開示を提供する。この開示の利点を仮定すれば、Ａ
ＵＩに結合されるＤＴＥまたはＳＩＡのような装置の他
の回路における、改良されたＭＡＵのＡＵＩ回路の使用
のような様々な変化、交替および修正が、読者に思い付
くであろう。したがって、この発明の範囲を確かめるた
めに読者は好ましい実施例よりもむしろ前掲の特許請求
の範囲に向けられる。
の順序でＤＩＮに現われたときに、第１のラッチ１３０
、第２のラッチ１３２および第３のラッチ１３４は第１
、第２および第３の遷移信号を引続いて主張するために
設けられる。もし予期された事象が起これば、たとえば
、負の遷移が第２のオフセット電圧を超えれば、第１の
ラッチは第１の遷移信号を主張するだろう。より早い遷
移が検出された後、他のラッチは特定の遷移をモニタす
る。もし事象が適切な順序で起こらなければまたは全く
起こらなければ、論理回路はリセットされかつ改めてモ
ニタが始まる。特定の所望される順序で識別された遷移
が起こる後のみに、ＴＷＳＴＰＲＣＡは主張されるだろ
う。その後、入力信号が所望されるパターンを維持する
ことおよび雑音がデータを汚さないことを確実にするた
めに、回路は入力パターンをモニタし続ける。もし入力
信号が後にパターンに適合しないよう決定すれば、ＴＷ
ＳＴＰＲＣＡは否定され、出力ドライバを不能化する。 結び上の説明はこの発明の好ましい実施例の十分かつ完
全な開示を提供する。この開示の利点を仮定すれば、Ａ
ＵＩに結合されるＤＴＥまたはＳＩＡのような装置の他
の回路における、改良されたＭＡＵのＡＵＩ回路の使用
のような様々な変化、交替および修正が、読者に思い付
くであろう。したがって、この発明の範囲を確かめるた
めに読者は好ましい実施例よりもむしろ前掲の特許請求
の範囲に向けられる。
【図１】コンピュータを使う市場で急増する型の従来の
ローカルエリアネットワーク（ＬＡＮ）のブロック図で
ある。
ローカルエリアネットワーク（ＬＡＮ）のブロック図で
ある。
【図２】ＩＥＥＥ規格８０２．３を実現するＬＡＮ１０
のブロック図である。
のブロック図である。
【図３】この発明の局面を実施する改良されたツイスト
ペアＭＡＵ５０の機能的ブロックの概略ブロック図であ
る。
ペアＭＡＵ５０の機能的ブロックの概略ブロック図であ
る。
【図４】集積回路５２およびＭＤＩ５４の典型的なシス
テム応用を示す。
テム応用を示す。
【図５】（ａ）は図６と図７が一体であることを示し、
（ｂ）は図８と図９が一体であることを示し、（ｃ）は
図１３と図１４が一体であることを示し、（ｄ）は図３
３と図３４が一体であることを示し、（ｅ）は図４４お
よび図４５が一体であることを示す図である。
（ｂ）は図８と図９が一体であることを示し、（ｃ）は
図１３と図１４が一体であることを示し、（ｄ）は図３
３と図３４が一体であることを示し、（ｅ）は図４４お
よび図４５が一体であることを示す図である。
【図６】ＣＯＲＥＬＯＧＩＣ回路１００、ＴＥＳＴＭＵ
Ｘ回路１０２、ＡＵＩＰＯＲＴ回路１０４およびＴＷＳ
ＴＰＲＰＯＲＴ回路１０６を含む集積回路５２のブロッ
ク図の一部である。
Ｘ回路１０２、ＡＵＩＰＯＲＴ回路１０４およびＴＷＳ
ＴＰＲＰＯＲＴ回路１０６を含む集積回路５２のブロッ
ク図の一部である。
【図７】ＣＯＲＥＬＯＧＩＣ回路１００、ＴＥＳＴＭＵ
Ｘ回路１０２、ＡＵＩＰＯＲＴ回路１０４およびＴＷＳ
ＴＰＲＰＯＲＴ回路１０６を含む集積回路５２のブロッ
ク図の一部である。
Ｘ回路１０２、ＡＵＩＰＯＲＴ回路１０４およびＴＷＳ
ＴＰＲＰＯＲＴ回路１０６を含む集積回路５２のブロッ
ク図の一部である。
【図８】ＣＯＲＥＬＯＧＩＣ回路１００の特徴をさらに
示す機能的ブロック図である。
示す機能的ブロック図である。
【図９】ＣＯＲＥＬＯＧＩＣ回路１００の特徴をさらに
示す機能的ブロック図である。
示す機能的ブロック図である。
【図１０】ＭＡＵ５０のための「スマートスケルチ」の
実現化例のための回路に向けられており、仮想的に示さ
れたマンチェスタプリアンブルの上に重ね合わせられた
雑音パケットＮｐ のグラフ表示である。
実現化例のための回路に向けられており、仮想的に示さ
れたマンチェスタプリアンブルの上に重ね合わせられた
雑音パケットＮｐ のグラフ表示である。
【図１１】ＭＡＵ５０のための「スマートスケルチ」の
実現化例のための回路に向けられており、スケルチおよ
びデータ保全性および伝送遅れの必要を満足に述べるた
めに採用された原理体系の概略ブロック図である。
実現化例のための回路に向けられており、スケルチおよ
びデータ保全性および伝送遅れの必要を満足に述べるた
めに採用された原理体系の概略ブロック図である。
【図１２】ＭＡＵ５０のための「スマートスケルチ」の
実現化例のための回路に向けられており、受信データ受
信機（ＲＤＲＣＶ）回路１２６および受信データ受信機
スケルチ（ＲＤＲＣＶＳＱ）回路１２８を含む図３２の
ＲＤＲＣＶＲ２２２のブロック図である。
実現化例のための回路に向けられており、受信データ受
信機（ＲＤＲＣＶ）回路１２６および受信データ受信機
スケルチ（ＲＤＲＣＶＳＱ）回路１２８を含む図３２の
ＲＤＲＣＶＲ２２２のブロック図である。
【図１３】ＭＡＵ５０のための「スマートスケルチ」の
実現化例のための回路に向けられており、Ｖｐｏｓ お
よびＶｎｅｇ から受信されたデータに「振幅」スケル
チ修飾を達成するＲＤＲＣＶ回路１２６の概略図である
。
実現化例のための回路に向けられており、Ｖｐｏｓ お
よびＶｎｅｇ から受信されたデータに「振幅」スケル
チ修飾を達成するＲＤＲＣＶ回路１２６の概略図である
。
【図１４】ＭＡＵ５０のための「スマートスケルチ」の
実現化例のための回路に向けられており、Ｖｐｏｓ お
よびＶｎｅｇ から受信されたデータに「振幅」スケル
チ修飾を達成するＲＤＲＣＶ回路１２６の概略図である
。
実現化例のための回路に向けられており、Ｖｐｏｓ お
よびＶｎｅｇ から受信されたデータに「振幅」スケル
チ修飾を達成するＲＤＲＣＶ回路１２６の概略図である
。
【図１５】ＭＡＵ５０のための「スマートスケルチ」の
実現化例のための回路に向けられており、図１２で示さ
れるＲＤＲＣＶＳＱ回路１２８の概略ブロック図である
。
実現化例のための回路に向けられており、図１２で示さ
れるＲＤＲＣＶＳＱ回路１２８の概略ブロック図である
。
【図１６】アイドルモードの間ＡＵＩ３０に与えられた
分離インピーダンスの実現化例を示す図６および図７の
ＡＵＩＰＯＲＴ１０４のブロック概略図であり、ＡＵＩ
ＰＯＲＴ１０４の機能的なサブユニットを示すブロック
概略図である。
分離インピーダンスの実現化例を示す図６および図７の
ＡＵＩＰＯＲＴ１０４のブロック概略図であり、ＡＵＩ
ＰＯＲＴ１０４の機能的なサブユニットを示すブロック
概略図である。
【図１７】アイドルモードの間ＡＵＩ３０に与えられる
分離インピーダンスの実現化例を示す図６および図７の
ＡＵＩＰＯＲＴ１０４のブロック概略図であり、ＡＵＩ
ＰＯＲＴ１０４の回路に電力を供給するＶＲＥＦ回路１
４０の回路概略図である。
分離インピーダンスの実現化例を示す図６および図７の
ＡＵＩＰＯＲＴ１０４のブロック概略図であり、ＡＵＩ
ＰＯＲＴ１０４の回路に電力を供給するＶＲＥＦ回路１
４０の回路概略図である。
【図１８】アイドルモードの間ＡＵＩ３０に与えられる
分離インピーダンスの実現化例を示す図６および図７の
ＡＵＩＰＯＲＴ１０４のブロック概略図であり、ＡＵＩ
ＸＭＴＴＥＲ回路１４４の概略図である。
分離インピーダンスの実現化例を示す図６および図７の
ＡＵＩＰＯＲＴ１０４のブロック概略図であり、ＡＵＩ
ＸＭＴＴＥＲ回路１４４の概略図である。
【図１９】アイドルモードの間ＡＵＩ３０に与えられる
分離インピーダンスの実現化例を示す図６および図７の
ＡＵＩＰＯＲＴ１０４のブロック概略図であり、ＡＵＩ
ＲＣＶ回路１４６の概略図である。
分離インピーダンスの実現化例を示す図６および図７の
ＡＵＩＰＯＲＴ１０４のブロック概略図であり、ＡＵＩ
ＲＣＶ回路１４６の概略図である。
【図２０】ループバックモードを実現するために構成さ
れたＭＡＵ５０の概略ブロック図および例示であり、こ
の発明の好ましい実施例を組込んだ改良されたツイスト
ペアＭＡＵ５０の概略ブロック図である。
れたＭＡＵ５０の概略ブロック図および例示であり、こ
の発明の好ましい実施例を組込んだ改良されたツイスト
ペアＭＡＵ５０の概略ブロック図である。
【図２１】ループバックモードを実現するために構成さ
れたＭＡＵ５０の概略ブロック図および例示であり、検
査マルチプレクサ１０２の好ましい実施例の概略図であ
る。
れたＭＡＵ５０の概略ブロック図および例示であり、検
査マルチプレクサ１０２の好ましい実施例の概略図であ
る。
【図２２】ループバックモードを実現するために構成さ
れたＭＡＵ５０の概略ブロック図および例示であり、特
定の所望されるループバックモードにより５０を通る伝
送経路を適当に再経路付けるための論理回線を達成する
複数個の論理ゲートを示す。
れたＭＡＵ５０の概略ブロック図および例示であり、特
定の所望されるループバックモードにより５０を通る伝
送経路を適当に再経路付けるための論理回線を達成する
複数個の論理ゲートを示す。
【図２３】ループバックモードを実現するために構成さ
れたＭＡＵ５０の概略ブロック図および例示であり、伝
送ゲートＴＧｉ の好ましい実施例の概略である。
れたＭＡＵ５０の概略ブロック図および例示であり、伝
送ゲートＴＧｉ の好ましい実施例の概略である。
【図２４】ループバックモードを実現するために構成さ
れたＭＡＵ５０の概略ブロック図および例示であり、Ｄ
Ｏからのデータが先行歪なくＴＸへ直接送られかつＲＸ
から受信される信号はＤＩに直接伝送され、衝突検出は
ＤＩおよびＴＸからの同時伝送を許容することを不能化
された状態であるループバックモードを通る経路におけ
るＭＡＵ５０の概略例示である。
れたＭＡＵ５０の概略ブロック図および例示であり、Ｄ
Ｏからのデータが先行歪なくＴＸへ直接送られかつＲＸ
から受信される信号はＤＩに直接伝送され、衝突検出は
ＤＩおよびＴＸからの同時伝送を許容することを不能化
された状態であるループバックモードを通る経路におけ
るＭＡＵ５０の概略例示である。
【図２５】ループバックモードを実現するために構成さ
れたＭＡＵ５０の概略ブロック図および例示であり、Ｄ
Ｏからの信号がＤＩに戻されかつＲＸからの信号がＴＸ
に戻される戻りモードにおけるＭＡＵ５０の概略例示で
ある。
れたＭＡＵ５０の概略ブロック図および例示であり、Ｄ
Ｏからの信号がＤＩに戻されかつＲＸからの信号がＴＸ
に戻される戻りモードにおけるＭＡＵ５０の概略例示で
ある。
【図２６】ループバックモードを実現するために構成さ
れたＭＡＵ５０の概略ブロック図および例示であり、外
部のループバック検査を達成するためのＬＡＮシステム
の使用の概略例示である。
れたＭＡＵ５０の概略ブロック図および例示であり、外
部のループバック検査を達成するためのＬＡＮシステム
の使用の概略例示である。
【図２７】ループバックモードを実現するために構成さ
れたＭＡＵ５０の概略ブロック図および例示であり、中
継器３６からのリンク保全性検査を達成するためのＬＡ
Ｎ１０サブシステムの使用の概略例示である。
れたＭＡＵ５０の概略ブロック図および例示であり、中
継器３６からのリンク保全性検査を達成するためのＬＡ
Ｎ１０サブシステムの使用の概略例示である。
【図２８】ループバックモードを実現するために構成さ
れたＭＡＵ５０の概略ブロック図および例示であり、包
括的配線連続検査を提供するためのループバックモード
の使用の概略例示である。
れたＭＡＵ５０の概略ブロック図および例示であり、包
括的配線連続検査を提供するためのループバックモード
の使用の概略例示である。
【図２９】ツイストペアＭＡＵ５０の一部として使用さ
れる改良されたツイストペアドライバを示し、ツイスト
ペア送信機２００の好ましい実施例を示すブロック概略
図である。
れる改良されたツイストペアドライバを示し、ツイスト
ペア送信機２００の好ましい実施例を示すブロック概略
図である。
【図３０】ツイストペアＭＡＵ５０の一部として使用さ
れる改良されたツイストペアドライバを示し、ＴＤ１お
よびＴＤ０での方形波形入力を示す。
れる改良されたツイストペアドライバを示し、ＴＤ１お
よびＴＤ０での方形波形入力を示す。
【図３１】ツイストペアＭＡＵ５０の一部として使用さ
れる改良されたツイストペアドライバを示し、図３０の
型の入力方形波形からの出力段２０６のランプ応答出力
を示す。
れる改良されたツイストペアドライバを示し、図３０の
型の入力方形波形からの出力段２０６のランプ応答出力
を示す。
【図３２】ツイストペアＭＡＵ５０の一部として使用さ
れる改良されたツイストペアドライバを示し、ツイスト
ペア送信機（ＴＤＸＭＴＴＲ）２２０およびツイストペ
ア受信機（ＲＤＲＣＶＲ）２２２を有すＴＷＳＴＰＲＰ
ＯＲＴ１０６のブロック図である。
れる改良されたツイストペアドライバを示し、ツイスト
ペア送信機（ＴＤＸＭＴＴＲ）２２０およびツイストペ
ア受信機（ＲＤＲＣＶＲ）２２２を有すＴＷＳＴＰＲＰ
ＯＲＴ１０６のブロック図である。
【図３３】ツイストペアＭＡＵ５０の一部として使用さ
れる改良されたツイストペアドライバを示し、ＴＤツイ
ストペアドライバ回路（ＴＤＸＭＤＲ）２２４およびツ
イストペア先行歪ドライバ回路２２６を含むＴＤＸＭＴ
ＴＲ１０６のブロック図の一部である。
れる改良されたツイストペアドライバを示し、ＴＤツイ
ストペアドライバ回路（ＴＤＸＭＤＲ）２２４およびツ
イストペア先行歪ドライバ回路２２６を含むＴＤＸＭＴ
ＴＲ１０６のブロック図の一部である。
【図３４】ツイストペアＭＡＵ５０の一部として使用さ
れる改良されたツイストペアドライバを示し、ＴＤツイ
ストペアドライバ回路（ＴＤＸＭＤＲ）２２４およびツ
イストペア先行歪ドライバ回路２２６を含むＴＤＸＭＴ
ＴＲ１０６のブロック図の一部である。
れる改良されたツイストペアドライバを示し、ＴＤツイ
ストペアドライバ回路（ＴＤＸＭＤＲ）２２４およびツ
イストペア先行歪ドライバ回路２２６を含むＴＤＸＭＴ
ＴＲ１０６のブロック図の一部である。
【図３５】ツイストペアＭＡＵ５０の一部として使用さ
れる改良されたツイストペアドライバを示し、出力端子
ＴＸＤ１およびＴＸＤ０をドライブするためのＴＤＸＭ
ＴＴＲ２２０の回路概略図である。
れる改良されたツイストペアドライバを示し、出力端子
ＴＸＤ１およびＴＸＤ０をドライブするためのＴＤＸＭ
ＴＴＲ２２０の回路概略図である。
【図３６】ツイストペアＭＡＵ５０の一部として使用さ
れる改良されたツイストペアドライバを示し、ＭＡＵ５
０に先行歪特徴を与えるためのＴＷＸＴＰＲＰＴ２２６
の回路図である。
れる改良されたツイストペアドライバを示し、ＭＡＵ５
０に先行歪特徴を与えるためのＴＷＸＴＰＲＰＴ２２６
の回路図である。
【図３７】ツイストペアＭＡＵ５０の一部として使用さ
れる改良されたツイストペアドライバを示し、ＴＤＸＭ
ＴＴＲ２２０の出力波形の時間関係の組を示す。
れる改良されたツイストペアドライバを示し、ＴＤＸＭ
ＴＴＲ２２０の出力波形の時間関係の組を示す。
【図３８】ＭＡＵ５０からのＤＩ＋ およびＤＩ− の
出力に対するＡＵＩドライバ（ＡＵＩＤＲＶ）２３０を
有するＡＵＩＸＭＴＴＲ１４４の概略図である。
出力に対するＡＵＩドライバ（ＡＵＩＤＲＶ）２３０を
有するＡＵＩＸＭＴＴＲ１４４の概略図である。
【図３９】ＡＵＩＤＲＶ２３０の好ましい実施例を示す
概略図である。
概略図である。
【図４０】ドライバ２３０のような反転ドライバの好ま
しい実施例の概略図である。
しい実施例の概略図である。
【図４１】ＥＴＤ終端に受入れ可能なレベルのバックス
イングを与えるように設計されるＡＵＩＤＲＶ２３０′
の概略図である。
イングを与えるように設計されるＡＵＩＤＲＶ２３０′
の概略図である。
【図４２】リンク検査特徴に対する組合わされた機能オ
ーバーライドおよび状態表示を含むこの発明の局面の好
ましい実施例を示すブロック概略図である。
ーバーライドおよび状態表示を含むこの発明の局面の好
ましい実施例を示すブロック概略図である。
【図４３】ＬＩＮＫＴＥＳＴ状態機械２５０回路、リン
ク検査カウンタ回路２５２およびリンクカウンタ回路２
５４を有すＣＯＲＥＬＯＧＩＣ１００のＬＩＮＫＴＥＳ
Ｔサブネットワークのブロック概略図である。
ク検査カウンタ回路２５２およびリンクカウンタ回路２
５４を有すＣＯＲＥＬＯＧＩＣ１００のＬＩＮＫＴＥＳ
Ｔサブネットワークのブロック概略図である。
【図４４】ＬＩＮＫＴＥＳＴ状態機械２５０回路の概略
図である。
図である。
【図４５】ＬＩＮＫＴＥＳＴ状態機械２５０回路の概略
図である。
図である。
【図４６】図８および図９のＴＥＳＴＬＯＧＩＣ１１０
の概略図である。
の概略図である。
【図４７】もし必要であれば２つの信号、Ｖｐｏｓ お
よびＶｎｅｇ の極性を逆転するための図８および図９
のサブネットワークの概略図である。
よびＶｎｅｇ の極性を逆転するための図８および図９
のサブネットワークの概略図である。
【図４８】極性逆転に関係あるこの発明の局面の好まし
い実施例の議論に関連する複数個の波形を示す。
い実施例の議論に関連する複数個の波形を示す。
【図４９】極性逆転が使用者によって抑止されることを
許容するであろう極性検知回路２６０′の好ましい実現
化例を示す概略ブロック図である。
許容するであろう極性検知回路２６０′の好ましい実現
化例を示す概略ブロック図である。
【図５０】バッファ２６６に対する好ましい実施例の概
略回路図であり、その動作を示す真理値表も含む。
略回路図であり、その動作を示す真理値表も含む。
【図５１】ＮＭＯＳラッチ２７０の概略図である。
５０ ＭＡＵ
５２ 集積回路
２２０ ツイストペア送信機
２３０ ＡＵＩドライバ
Claims (36)
- 【請求項１】 ＭＯＳトランジスタ素子の第１および
第２の対を含み、その各対は、ＰＭＯＳトランジスタ素
子およびＮＭＯＳトランジスタ素子を含み、前記ＰＭＯ
Ｓトランジスタ素子のドレイン端子は前記ＮＭＯＳトラ
ンジスタ素子のドレイン端子に接合され、前記ＮＭＯＳ
トランジスタのソース端子は基準電圧に結合され、前記
ＰＭＯＳトランジスタのソース端子は電源電圧に結合さ
れ、さらにＭＯＳトランジスタ素子の前記第１の対の前
記ソース端子に結合される第１の出力端子と、ＭＯＳト
ランジスタ素子の前記第２の対の前記ソース端子に結合
される第２の出力端子と、前記第１および第２の出力端
子を横切って結合される第１のインピーダンスと、ＭＯ
Ｓトランジスタ素子の前記第１および第２の対の各前記
ＭＯＳトランジスタのゲート端子に結合されかつ入力差
動信号および伝送信号に応答し、もし前記伝送信号が主
張されれば、前記入力差動信号に応答して前記第１およ
び第２の出力端子から出力差動信号をドライブするため
の手段とを含み、さもなければ、前記ドライブする手段
は、もし前記伝送信号が否定されれば、前記第１のおよ
び第２のＭＯＳトランジスタ対の各前記トランジスタ素
子を活動化する差動回線ドライバ。 - 【請求項２】 前記第１および第２の出力端子に結合
されかつ前記伝送信号の否定に応答し、前記第１および
第２の出力端子を横切って第２のインピーダンスを確立
するための手段をさらに含み、前記第２のインピーダン
スは前記第１のインピーダンスより小さい、請求項１に
記載の差動回転ドライバ。 - 【請求項３】 前記確立する手段は、前記第１および
第２出力端子の一方に結合されるドレイン端子と、前記
第１および第２の出力端子の他方に結合されるソース端
子と、前記伝送信号が否定されるとき前記出力ＭＯＳト
ランジスタ素子を活動化するための前記ドライブする手
段に結合されたゲート端子とを有する出力ＭＯＳトラン
ジスタ素子を含む、請求項２に記載の差動回線ドライバ
。 - 【請求項４】 リンク検査特徴を不能化するかつリン
ク検査特徴の状態を示すための手段を与える組み合わさ
れたリンク検査抑止および状態表示の装置であって、媒
体に結合され、伝送されたリンク検査信号に対して前記
媒体をモニタするための手段と、前記モニタする手段に
結合され、第１の予め定められた基準に応じるリンク検
査信号を伝送するための手段と、前記モニタする手段に
結合され、もし前記伝送されたリンク検査信号が第２の
予め定められた基準に応答して検出されなければ、リン
ク検査故障信号を主張するための手段と、前記第１の予
め定められた基準に応じて前記伝送する手段が動作する
間、抑止信号に応答する前記主張する手段のみを不能に
する手段とを含む組合わされたリンク検査抑止および状
態表示の装置。 - 【請求項５】 前記不能化する手段は、前記抑止信号
が否定されるとき、ノードに対して電流の流れを制御す
るための手段をさらに含む、請求項４に記載の組合わさ
れたリンク検査抑止および状態表示の装置。 - 【請求項６】 組合わされた抑止および状態表示の回
路であって、複数個の外部のピンを有する集積回路内に
設けられたＭＯＳトランジスタ対を含み、前記ＭＯＳト
ランジスタ対はＰＭＯＳトランジスタ素子およびＮＭＯ
Ｓトランジスタ素子を含み、前記複数個の外部のピンの
特定の１つに結合する出力ノードを設けるために、前記
ＰＭＯＳトランジスタ素子のドレイン端子は、前記ＮＭ
ＯＳトランジスタ素子のドレイン端子に結合され、前記
ＰＭＯＳトランジスタ素子のソース端子は供給電圧に結
合されかつ前記ＮＭＯＳトランジスタ素子のソース端子
は基準電圧に結合され、前記ＰＭＯＳトランジスタ素子
のゲート端子および前記ＮＭＯＳトランジスタ素子のゲ
ート端子に結合されかつ状態信号に応答しもし前記状態
信号が前記出力ノードで出力信号を主張することを主張
されたならば、前記ＰＭＯＳトランジスタ素子を活動化
しかつ前記ＮＭＯＳトランジスタ素子を非活動化するた
めの論理回路を含み、さもなければ、前記論理回路は、
もし前記状態信号が前記出力ノードで出力信号を否定す
ることを否定されたならば、前記ＮＭＯＳトランジスタ
素子を活動化しかつ前記ＰＭＯＳトランジスタ素子を非
活動化し、前記複数個の外部のピンの前記特定の１つに
結合された外部の回路を含み、前記外部の回路は、前記
出力信号に応答し、もし前記状態信号が主張されるなら
ば第１の状態を示すための手段を含み、さもなければ、
前記示す手段は、もし前記状態信号が否定されれば、第
２の状態を示し、前記外部のピンを前記基準電圧に通信
するための手段と、もし状態表示モードが実現されれば
、前記示す手段を前記特定の１つの外部のピンに結合す
るための手段とを含み、さもなければ前記結合する手段
はもし抑止モードが実現されれば、前記通信手段を前記
複数個の外部のピンの前記特定の１つに結合する組合わ
された抑止および状態表示の回路。 - 【請求項７】 第１の回線からの第１の信号と第２の
回線からの第２の信号の間の差として表わされる信号を
受信し、第１および第２の信号は導入部分、データ部分
および結末部分を有し、導入部分が検出されると検知信
号が主張されかつ結末部分が検出されると検知信号が否
定され、かつ第１の信号は第１の回路によって処理され
かつ第２の信号は第２の回路によって処理される差動受
信機であって、差動受信機に結合されかつ信号に応答し
、もし第２の回線に第１の信号が存在しかつ第１の回線
に第２の信号が存在すれば、逆転極性信号を主張するた
めの手段と、前記主張する手段に結合されかつ前記逆転
極性信号の主張に応答し、前記第１の信号を第２の回路
に向けるためのおよび前記第２の信号を第１の回路に向
けるための手段を含む差動受信機。 - 【請求項８】 前記主張する手段に結合されかつ前記
差動受信機の第１の予め定められた状態の後に発生する
第１の検知信号のみに応答し、前記差動受信機の第２の
予め定められた状態が達成されるまで、前記主張する手
段が前記逆転極性信号の状態を変えることを不能化する
ための手段をさらに含む、請求項７に記載の差動受信機
。 - 【請求項９】 前記主張する手段が前記逆転極性信号
を主張することを不能化するための手段をさらに含む、
請求項７に記載の差動受信機。 - 【請求項１０】 前記主張する手段が前記逆転極性信
号を主張することを不能化するための手段をさらに含む
、請求項８に記載の差動受信機。 - 【請求項１１】 前記不能化する手段は、もし前記不
能化する手段が前記主張する手段を不能化しなければ、
前記逆転極性信号の状態を示す、請求項９に記載の差動
受信機。 - 【請求項１２】 前記不能化する手段は、もし前記不
能化する手段が前記主張する手段を不能化しなければ、
前記逆転極性信号の状態を示す、請求項１０に記載の差
動受信機。 - 【請求項１３】 第１の回線および第２の回線に、そ
れぞれ、予め指定された値の導入部、データ部および結
末部を有するコード化された信号の第１および第２の部
分を、第１の部分は第１の回路によって処理されかつ第
２の部分は第２の回路によって処理されて、受信し、導
入部分の間は検知信号が主張されかつコード化された信
号の結末部分の間は否定される、差動受信機であって、
検知信号の否定に応答し、前記検知信号が否定されたと
き、コード化された信号の結末部分の値を保持する第１
のラッチを含み、もし第１および第２の回線が正しけれ
ば、前記値は予め指定された値に等しく、さもなくば、
もし前記極性が正しくなければ、前記値は前記予め指定
された値の相補的値と等しく、さらに前記第１のラッチ
、前記第１の回線および第１の処理回路に結合され、も
し前記保持された値が前記予め指定された値であれば、
前記コード化された信号の第１の部分を前記第１の処理
回路に向けるための第１の伝送ゲートと、前記第１のラ
ッチ、前記第２の回線および第２の処理回路に結合され
、もし前記保持された値が前記予め指定された値であれ
ば、前記コード化された信号の第２の部分を前記第２の
処理回路に向けるための第２の伝送ゲートと前記第１の
ラッチ前記第１の回線および前記第２の処理回路に結合
され、もし前記保持された値が前記予め指定された値の
前記相補的値であれば、前記コード化された信号の第１
の部分を前記第２の処理回路に向けるための第３の伝送
ゲートと、前記第１のラッチ、前記第２の回線および前
記第１の処理回路に結合され、もし前記保持された値は
前記予め指定された値の前記相補的値であれば、前記コ
ード化された信号の第２の部分を前記第１の処理回路に
向けるための第４の伝送ゲートを含む差動受信機。 - 【請求項１４】 第１の回線および第２の回線に、そ
れぞれ、予め指定された値の導入部、データ部および結
末部を有するコード化された信号の第１および第２の部
分を、第１の部分は第１の回路によって処理されかつ第
２の部分は第２の回路によって処理されて、受信し、導
入部分の間は検知信号が主張されかつコード化された信
号の結末部分の間は否定される差動受信機であって、検
知信号の否定に応答し、前記検知信号が否定されたとき
、コード化された信号の結末部分の値を保持する第１の
ラッチを含み、もし第１および第２の回線が正しければ
、前記値は予め指定された値に等しく、さもなくばもし
前記極性が正しくなければ、前記値は前記予め指定され
た値の相補的値と等しく、第１のラッチに結合されかつ
予め定められた状態の後の第１のパケットが受信された
ことを示すための第１のパケット信号を主張するために
検知信号の第１の否定のみに反応する第２のラッチを含
み、前記第１のラッチは前記第１のパケットの結末部分
の値のみを前記保持された値に与えるために前記第１の
パケット信号に応答し、さらに前記第１および第２のラ
ッチに結合され前記保持された値および前記第１のパケ
ット信号に応答し、もし前記第１のパケット信号が主張
されればかつもし前記第１のパケットの前記保持された
値が前記予め指定された値の前記相補的値であれば逆転
極性信号を主張するための論理ゲートを含み、さもなけ
れば前記論理ゲートは前記逆転極性信号を否定し、さら
に前記論理ゲート、前記第１の回線および第１の処理回
路に結合され、もし前記逆転極性信号が否定されれば前
記コード化された信号の第１の部分を前記第１の処理回
路に向けるための第１の伝送ゲートと、前記論理ゲート
、前記第２の回線および第２の処理回路に結合され、も
し前記逆転極性信号が否定されれば前記コード化された
信号の第２の部分を前記第２の処理回路に向けるための
第２の伝送ゲートと、前記論理ゲート、前記第１の回線
および前記第２の処理回路に結合され、もし前記逆転極
性信号が主張されれば前記コード化された信号の第１の
部分を前記第２の処理回路に向けるための第３の伝送ゲ
ートと、前記論理ゲート、前記第２の回線および前記第
１処理回路に結合され、もし前記逆転極性信号が主張さ
れれば前記コード化された信号の第２の部分を前記第１
の処理回路に向けるための第４の伝送ゲートを含む差動
受信機。 - 【請求項１５】 前記第１のラッチに結合され、ノー
ドで存在する電圧レベルに応答し、もし前記保持された
値が前記相補的値でありかつ前記電圧レベルが第１の値
であれば、逆転抑止信号を主張するためのバッファ回路
と、前記バッファ回路および前記論理ゲートに結合され
かつ前記検知信号および前記逆転抑止信号に応答し、も
し前記検知信号が否定されたとき前記逆転抑止信号が主
張されないならば、逆転の処理された信号を主張するた
めのＣＭＯＳラッチをさらに含み、前記論理ゲートは、
前記保持された値が前記相補的値であり、前記第１のパ
ケット信号が主張され、かつ前記逆転の処理された信号
が主張されたときにのみ、前記逆転極性信号を主張する
ために前記逆転の処理された信号にさらに応答する、請
求項１４に記載の差動受信機。 - 【請求項１６】 前記バッファ回路はさらに、入力端
子、リセット端子および出力端子を含み、前記出力端子
は前記ノードに結合され、さらに前記入力端子および前
記リセット端子に結合され、前記保持された値が前記予
め指定された値でありかつリセット信号が否定されると
き第１および第２のバッファ信号を主張するための複数
個の論理ゲートと、ゲート端子、ソース端子およびドレ
イン端子を有するＰＭＯＳトランジスタ素子とを含み、
前記ゲート端子は前記複数個の論理ゲートに結合され、
前記ソース端子は第２の電圧レベルに結合されかつ前記
ドレイン端子は前記出力端子に結合され、前記ノードが
前記第１の電圧レベルに結合されるまで前記出力端子を
実質的に前記第２の電圧にドライブするために、前記Ｐ
ＭＯＳトランジスタは前記第１のバッファ信号の前記主
張に応答し、さらにゲート端子、ソース端子およびドレ
イン端子を有すＮＭＯＳトランジスタ素子を含み、前記
ゲート端子は前記複数個の論理ゲートに結合され、前記
ソース端子は前記第２の電圧レベルに結合されかつ前記
ドレイン端子は前記出力端子に結合され、前記出力端子
を実質的に前記第１の電圧レベルにドライブするために
前記ＮＭＯＳトランジスタ素子は前記第２のバッファ信
号の否定に応答する、請求項１５に記載の差動受信機。 - 【請求項１７】 前記ＮＭＯＳトランジスタ素子は、
前記出力端子が実質的に前記第１の電圧レベルであると
き極性が逆転されていないことを示す素子をドライブす
るのに十分な電流を沈める、請求項１６に記載の差動受
信機。 - 【請求項１８】 前記第１および第２のラッチ、前記
論理ゲート、前記バッファ、前記ＣＭＯＳラッチおよび
前記伝送ゲートはすべて単一のチップへ統合されかつ前
記出力端子は前記単一のチップの外部のピンに結合され
る、請求項１７に記載の差動受信機。 - 【請求項１９】 第１の回線からの第１の信号と第２
の回線からの第２の信号の間の差として表現される信号
を受信し、第１および第２の信号は導入部分、データ部
分および結末部分を有し、導入部分が検出されるとき検
知信号が主張されかつ結末部分が検出されるとき検知信
号が否定されかつ第１の信号は第１の回路によって処理
されかつ第２の信号は第２の回路によって処理される差
動受信機であって、差動受信機に結合されかつ信号に応
答し、もし第１の信号が第２の回線上に存在しかつ第２
の信号が第１の回線上に存在すれば逆転極性信号を主張
するための手段と、前記主張する手段に結合されかつ前
記逆転極性信号の主張に応答し、前記第１の信号および
前記第２の信号を反転しかつ前記第１の反転された信号
を第１の回路に向けるためのかつ前記第２の反転された
信号を第２の回路に向けるための手段とを含む差動受信
機。 - 【請求項２０】 第１の回線および第２の回線に対す
る配線の逆転を検出するための差動受信機であって、各
回線は予め指定された値の導入部分、データ部分および
結末部分を有すコード化された信号のそれぞれ第１の部
分および第２の部分を受信し、コード化された信号の導
入部分の間検知信号を主張するためのかつ前記コード化
された信号の前記結末部分の間前記検知信号を否定する
ための手段と検知信号の否定に応答し、前記検知信号が
否定されたときコード化された信号の結末部分の値を保
つ第１のラッチを含み、前記保持された値はもし第１お
よび第２の回線の極性が正確であれば予め指定された値
に等しく、さもなければ前記値はもし前記極性が不正確
であれば前記予め指定された値の相補的値に等しく、さ
らに前記第１のラッチに結合され、もし前記保持された
値が前記相補的値に等しければ逆転極性信号を主張する
ための手段とを含む差動受信機。 - 【請求項２１】 第１の回線および第２の回線に対す
る配線の逆転を検出するための差動受信機であって、各
回線は予め指定された値の導入部分、データ部分および
結末部分を有するコード化された信号のそれぞれ第１の
部分および第２の部分を受信し、コード化された信号の
導入部分の間検知信号を主張するためのかつ前記コード
化された信号の前記結末部分の間前記検知信号を否定す
るための第１の手段と、検知信号の否定に応答し、前記
検知信号が否定されるときコード化された信号の結末部
分の値を保持する第１のラッチを含み、前記保持された
値はもし第１および第２の回線の極性が正確であれば予
め指定された値に等しく、さもなければもし前記極性が
不正確であれば前記値は前記予め指定された値の相補的
値に等しく、さらに前記第１のラッチに結合され、もし
前記保持された値が前記予め指定された値に等しければ
極性受入れ可能信号を主張するための第２の手段とを含
む差動受信機。 - 【請求項２２】 第１のラッチに結合されかつ予め定
められた状態後の第１のパケットが受信されたことを示
すための第１のパケット信号を主張するために検知信号
の第１の否定のみに応答する第２のラッチをさらに含み
、前記第１のラッチは前記保持された値に前記第１のパ
ケットの結末部分の値のみを与えるために前記第１のパ
ケット信号に応答し、前記第２の主張する手段は論理ゲ
ートを含み、それは前記第１および第２のラッチに結合
されかつもし前記第１のパケット信号が主張されかつも
し前記第１のパケットの前記保持された値が前記予め指
定された値の前記相補的値であれば、逆転極性信号を主
張するための前記第１のパケット信号および前記保持さ
れた値に応答し、さもなければ前記論理ゲートは前記逆
転極性信号を否定する、請求項２０に記載の差動受信機
。 - 【請求項２３】 ＭＡＵに結合されかつ第１の信号に
応答し、ループバックモードを能動化するための手段と
、ＭＡＵに結合され、もし第２の信号が主張されれば第
１のループバックモードを実現するための手段とを含み
、さもなければ、もし前記第２の信号が否定されれば前
記実現する手段は第２のループバックモードを実現する
、第１および第２のループバックモードを実現するため
のＭＡＵ。 - 【請求項２４】 前記ＭＡＵは第１および第２の入力
ポートならびに第１および第２の出力ポートを有し、前
記ＭＡＵは前記第１の入力ポートで受信された第３の信
号を前記第２の出力ポートへ伝送しかつ前記第２の入力
ポートで受信された第４の信号を前記第１の出力ポート
へ伝送し、前記ＭＡＵは、前記能動化する手段に結合さ
れ、前記第１および第２の伝送の同時の伝送を検出しか
つ衝突の信号を主張するための手段と、前記衝突の信号
に応答し、前記第３および第４の信号の前記同時の伝送
を不能化するための手段とをさらに含む、請求項２３に
記載のＭＡＵ。 - 【請求項２５】 前記不能化する手段は前記不能化す
る手段が前記同時の伝送を不能化することを妨げるため
に前記第１の信号の前記主張に応答しかつ前記第１のル
ープバックモードは前記第３の信号を前記第１の入力ポ
ートから前記第１の出力ポートへかつ前記第４の信号を
前記第２の入力ポートから前記第２の出力ポートへ向け
、かつ前記第２のループバックモードは前記第３の信号
を前記第１の入力ポートから前記第２の出力ポートへお
よび前記第４の信号を前記第２の入力ポートから前記第
１の出力ポートへ向ける、請求項２４に記載のＭＡＵ。 - 【請求項２６】 差動信号の受信のための入力差動増
幅器を含み、前記入力差動増幅器は第１および第２の電
流の流れをそれぞれ開始するための前記差動信号に応答
し、さらに、前記入力差動増幅器に結合されかつ前記第
１および第２の電流の流れに応答し、第１および第２の
値を決められた一定の電流の流れを発生するために前記
第１および第２の電流の流れをミラー動作するための手
段と、前記ミラー動作するための手段に結合しかつ前記
第１および第２の値を決められた一定の電流源に応答し
、第１および第２の相補的ランプ応答を発生するための
出力手段とを含むツイストペア送信機。 - 【請求項２７】 前記出力手段はしきい値電圧を有し
、前記送信機は、前記出力手段を近似値的に前記しきい
値電圧にバイアスするための手段をさらに含む、請求項
２６に記載のツイストペア送信機。 - 【請求項２８】 前記バイアスする手段に結合され、
前記出力手段を前記しきい値電圧より下にバイアスする
ためにバイアスするレベルを減少させるための手段をさ
らに含む、請求項２７に記載のツイストペア送信機。 - 【請求項２９】 ツイストペア送信機であって、第１
および第２のＭＯＳＦＥＴ素子を含む差動増幅器を含み
、各ＭＯＳＦＥＴはゲート端子、ドレイン端子およびソ
ース端子を有し、前記ソース端子は互いに結合されかつ
前記第１のＭＯＳＦＥＴ素子の各前記ゲート端子は第１
の入力信号を受信しかつ前記ＭＯＳＦＥＴ素子の前記ゲ
ート端子は前記第１の入力信号に対して相補的な第２の
入力信号を受信しかつ前記第１の入力信号に応答して第
１の電流の流れを始めかつ前記第２の入力信号に応答し
て第２の電流の流れを始め、さらに第１および第２の出
力ポートを有する出力段を含み、前記出力段はＭＯＳＦ
ＥＴ素子の第１および第２の対を含み、ＭＯＳＦＥＴ素
子の各対は、ＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴ素子
を含み、各前記ＰＭＯＳＦＥＴのドレイン端子はその対
の前記ＮＭＯＳＦＥＴのドレイン端子に結合され、前記
ＰＭＯＳＦＥＴ素子のソース端子は第１の電圧に結合さ
れ、かつ前記ＮＭＯＳＦＥＴ素子のソース端子は第２の
電圧に結合され、前記第１の出力端子は前記第１の対の
前記ＰＭＯＳＦＥＴの前記ドレイン端子に結合され、前
記第２の出力端子は前記第２の対の前記ＰＭＯＳＦＥＴ
の前記ドレイン端子に結合され、さらに前記差動増幅器
および前記出力段に結合され、前記第１の電流の流れに
応答して第１の値を決められた一定電流を発生するため
のおよび前記第２の電流の流れに応答して第２の値を決
められた一定電流を発生するための第１の複数個のトラ
ンジスタを含み、前記第１の値を決められた一定の電流
は前記出力段のＭＯＳＦＥＴ素子の前記第２の対の前記
ＭＯＳＦＥＴのゲート端子に与えられかつ前記第２の値
を決められた一定の電流は前記出力段のＭＯＳＦＥＴ装
置の前記第１の対の前記ＮＭＯＳＦＥＴのゲート端子に
与えられ、前記第１の複数個のトランジスタおよび前記
出力段に結合され、前記出力段の前記第１および第２の
ＭＯＳＦＥＴ対の各ＭＯＳＦＥＴを各前記ＭＯＳＦＥＴ
のしきい値電圧あたりにバイアスするための第２および
第３の複数個のトランジスタを含み、各前記第２および
第３の複数個のトランジスタは、ゲート端子に接続され
たソース端子を有するＰＭＯＳＦＥＴおよびゲート端子
に接続されたソース端子を有するＮＭＯＳＦＥＴを含み
、前記ＰＭＯＳＦＥＴのソース端子は第１の端子で前記
ＮＭＯＳＦＥＴのドレイン端子に結合され、前記ＰＭＯ
ＳＦＥＴのドレイン端子は第２の端子で前記ＮＭＯＳＦ
ＥＴのソース端子に結合され、前記第２の複数個のトラ
ンジスタの前記第１の端子は前記出力段の前記第２の対
の前記ＮＭＯＳＦＥＴの前記ゲート端子に結合されかつ
前記第２の複数個の前記第２の端子は前記出力段の前記
第２の対の前記ＰＭＯＳＦＥＴのゲート端子に結合され
、前記第３の複数個のトランジスタの前記第１の端子は
前記出力段の前記第１の対の前記ＮＭＯＳＦＥＴの前記
ゲート端子に結合され、前記第３の複数個のトランジス
タの前記第２の端子は前記出力段の前記第１の対の前記
ＰＭＯＳＦＥＴのゲート端子に結合され、前記第２およ
び第３の複数個のトランジスタに結合され、前記しきい
値電圧より小さく、前記出力段の前記ＭＯＳＦＥＴをバ
イアスするために前記第２および第３の複数個のトラン
ジスタに電流を与えるための第４の複数個のトランジス
タを含むツイストペア送信機。 - 【請求項３０】 第１の入力信号および第２の入力信
号から受信された差動信号の遷移の特定の順序を有する
コード化された信号を検出するためのスケルチ回路であ
って、差動信号に応答し、もし第１の入力信号が第２の
入力信号より大きければデータ信号を主張するための第
１の比較器を含み、さもなければ前記第１の比較器はも
し前記第２の入力信号が前記第１の入力信号より大きけ
れば前記データ信号を否定し、さらに第２の比較器を含
み、それは前記差動信号に応答しかつ前記第２の比較器
に対する入力での第１の電圧オフセットを含み、もし前
記第１の入力信号が前記第１のオフセット電圧によって
前記第２の入力信号を越えれば、そのときのみ正のスケ
ルチ信号を主張するためであり、さらに第３の比較器を
含み、それは前記差動信号に応答しかつ前記第３の比較
器に対する入力での第２の電圧オフセットを含み、もし
前記第２の入力信号が前記第２のオフセット電圧分だけ
前記第１の入力信号を越えれば、そのときのみ負のスケ
ルチ信号を主張するためであり、さらに前記データ信号
、前記正のスケルチ信号および前記負のスケルチ信号に
応答し、前記第１および第２のオフセット電圧を越える
遷移の特定の順序の予め指定されたパターンを検出する
とき非スケルチ信号を主張するための論理手段とを含む
スケルチ回路。 - 【請求項３１】 前記予め指定されたパターンは第１
の型の第１の遷移、第２の型の第２の遷移および前記第
１の型の第３の遷移を含み、前記第１、第２および第３
の遷移は連続的に起こりかつ前記第１のオフセット電圧
または前記第２のオフセット電圧の適当な電圧レベルを
越える、請求項３０に記載のスケルチ回路。 - 【請求項３２】 前記予め指定されたパターンは第１
の型の第１の遷移、第２の型の第２の遷移および前記第
１の型の第３の遷移を含み、前記第１、第２および第３
の遷移は連続的に起こりかつ前記第１のオフセット電圧
または前記第２のオフセット電圧の適当な電圧レベルを
越える、請求項３０に記載のスケルチ回路。 - 【請求項３３】 前記第１の型の遷移は負の遷移であ
りかつ前記第２の遷移は正の遷移である、請求項３１に
記載のスケルチ回路。 - 【請求項３４】 第１の信号および第２の信号から受
信された特定の順序の遷移を有するコード化された差動
信号の受信に応答して非スケルチ信号を主張する方法で
あって、第１の信号を第２の信号と比較しかつもし前記
第１の信号が前記第２の信号より大きければ、データ信
号を主張し、さもなければ、もし前記第２の信号が前記
第１の信号より大きければ前記データ信号を否定するス
テップと、前記第１の信号を前記第２の信号と比較し、
もし前記第１の信号が第１のオフセット電圧だけ前記第
２の信号を越えれば、そのときに限り、正のスケルチ信
号を主張するステップと、前記第２の信号を前記第１の
信号と比較し、もし前記第２の信号が第２のオフセット
電圧だけ前記第１の信号を越えれば、そのときに限り、
負のスケルチ信号を主張するステップと、前記データ信
号、前記正のスケルチ信号および前記負のスケルチ信号
の主張と否定の予め指定された組合せのパターンを満足
させると、非スケルチ信号を主張するステップとを含む
方法。 - 【請求項３５】 前記主張するステップは、もし前記
データ信号の否定が実質的に前記負のスケルチ信号の主
張と一致すれば、そのときのみ、第１の遷移信号を主張
するステップと、その後もし前記データ信号の主張が実
質的に前記正のスケルチ信号の主張に一致すれば、その
ときのみ、かつもし前記第１の遷移信号が主張されれば
、そのときのみ、第２の遷移信号を主張するステップと
、その後もし前記データ信号の否定が実質的に前記負の
スケルチ信号の主張に一致すれば、そのときのみ、かつ
もし前記第２の遷移信号が主張されれば、そのときのみ
、第３遷移信号を主張するステップと、その後もし前記
第３の遷移信号が主張されれば、そのときのみ、前記非
スケルチ信号を主張するステップと、さもなければ前記
非スケルチ信号を否定するステップとをさらに含む、請
求項３４に記載の方法。 - 【請求項３６】 前記非スケルチ信号が主張された後
、前記第１、前記第２および第３の遷移信号を消去する
ステップと、その後前記データ信号、前記正のスケルチ
信号および前記負のスケルチ信号の前記予め指定された
組合わせのパターンをモニタし続けるステップと、もし
前記予め指定された組合せのパターンが満足しなければ
前記非スケルチ信号を否定するステップとをさらに含む
、請求項３５に記載の主張する方法。
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