JPH04211849A

JPH04211849A - 高速情報書込み方法及び該方法を実施するための情報処理システム

Info

Publication number: JPH04211849A
Application number: JP2418290A
Authority: JP
Inventors: Daniel Carteau; ダニエル・カルトー; Philippe Schreck; フイリツプ・シユレツク
Original assignee: Bull SA
Current assignee: Bull SA
Priority date: 1989-12-22
Filing date: 1990-12-21
Publication date: 1992-08-03
Anticipated expiration: 2012-07-09
Also published as: EP0434532A1; JP2628793B2; US5283879A; DE69016978D1; FR2656441A1; EP0434532B1; FR2656441B1; DE69016978T2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、少なくとも１つの中央
ホストシステムを含む情報処理システムに属する少なく
とも１つのマスメモリ装置のための保護された高速情報
書込み方法に係わる。本発明は特に、１組の回転ディス
クメモリ内への情報の書込みに適用可能である。

【０００２】

【従来の技術】情報処理システムは、少なくとも１つの
中央処理装置及びこの処理装置が接続された１つの主記
憶装置によって実現される、中央ホストとも称される中
央装置と、種々の周辺装置と、記憶装置と種々の周辺装
置との間のデータ交換の制御を保証する入／出力処理装
置とで構成されることは公知である。

【０００３】周辺制御装置またはコントローラは種々の
周辺装置と関係しており、中央ホストとこれら種々のコ
ントローラに関係する周辺装置との間の物理的データ転
送を保証する。

【０００４】一般的には情報処理システムの全ての機能
的構成エレメントは同じ並列バスに接続されており、バ
スは、かかるエレメントが有する種々のボード間のデー
タ転送を保証し、更にこれらのエレメントへの電力供給
も保証する。

【０００５】現在のところ最も幅広く使用されているこ
の種のバスの１つは、ＭｕｌｔｉｂｕｓＩＩ（Ｉｎｔｅ
ｌ　　Ｃｏｒｐｏｒａｔｉｏｎの登録商標）である。そ
のアーキテクチャは、ＩＥＥＥ標準１２９６としてＩｎ
ｓｔｉｔｕｔｅ　　ｏｆ　　Ｅｌｅｃｔｒｉｃａｌ　　
ａｎｄ　　Ｅｌｅｃｔｒｏｎｉｃ　　Ｅｎｇｉｎｅｅｒ
ｓによって標準化されている並列型のメインバスを中心
に構築されている。

【０００６】周辺装置のなかでも、回転式磁気ディスク
メモリのようなマスメモリは特に重要である。磁気ディ
スクメモリは、極めて大量の情報を蓄積できることと比
較的高速にアクセスし得ることにより、情報処理におい
て極めて幅広く使用されている。磁気ディスクメモリの
平均アクセス時間は約２０〜２５ｍｓである。市場で最
も高性能のディスクメモリは１ギガバイトを越える容量
を有する。

【０００７】中央ホストが所定のディスクメモリ内に情
報を書込むことを望んだときに、このホストシステムに
よる仕事管理のコスト、量及び容易さの故に、ホストバ
スの中央メモリは、回転ディスクメモリと比較して容量
が極めて限定されている（数メガバイト）という問題が
生じる。他方で、中央メモリに含まれる情報へのアクセ
ス時間は極めて短くて、約１００〜２００ナノ秒である
。

【０００８】結果として、ホストシステムがディスクメ
モリのディスク上に情報を書込みたいときには、ホスト
システムは対応するデータを中央メモリ内に、当該ディ
スク全体に記録が完了するまで保存せねばならない。こ
れは、データ保護を保証するという長所を有するが、他
方で、ホストシステムの中央メモリの一部を平均して約
２０〜２５ｍｓの間使用不可能にする。これは、現在の
高速プロセッサから見れば無視し得ず、従って高くつく
。

【０００９】この欠点を解消するためには、１９８０年
７月４日出願の仏国特許第２．４８６．２９１号に記載
されている態様を模式的に示した図１ａから判るように
、ホストシステムと１つまたは複数のディスクメモリと
の間に中間メモリ（ｉｎｔｅｒｐｏｐｌａｔｅｄ　　ｍ
ｅｍｏｒｙ）を設置する。中間メモリＭＩはホストシス
テムＨとディスクメモリＭＤとの間に設置される。

【００１０】中間メモリＭＩは、ホストシステムＨとイ
ンターフェースする第１のインターフェース回路Ｉ１と
、ディスクメモリＭＤとインターフェースする第２のイ
ンターフェース回路Ｉ２と、一方では２つのインターフ
ェース回路Ｉ１及びＩ２に接続され且つ他方ではバッフ
ァメモリＭＴに接続されている、中間メモリに指令を出
す装置ＤＣとを包んでいる。

【００１１】ホストシステムＨが情報をディスクメモリ
ＭＤ内に書込みたいときは、その情報はコマンド装置Ｄ
Ｃの指令下に、第１のインターフェース回路Ｉ１と、コ
マンド装置自体の中とを通ってバッファメモリＭＴに送
られ、そこに蓄積される。情報はそこで、メモリの回転
ディスクの１つの内のメモリ位置が使用可能になったと
きにコマンド装置ＤＣの指令下に、インターフェース回
路Ｉ２を介してディスクメモリＭＤに転送されるのを待
つ。ホストシステムＨがディスクメモリＭＤ内に書込み
たい情報のセットがバッファメモリＭＴに転送されると
直ちに、ホストシステムはこの情報の転送により使用可
能となった中央メモリ内の位置を、他の情報を書込むの
に割当てることができる。データが中間メモリＭＩに転
送された瞬間から、該当の情報のディスクメモリＭＤ内
への書込みを実行するのは、中間メモリのコマンド装置
ＤＣであることが理解される。

【００１２】図１ａに示した中間メモリ装置ＭＩの主な
欠点は、いかなる理由によっても（中間メモリＭＩを構
成するいずれかの回路の不良、中間メモリの電力停止、
保守管理作業等）中間メモリＭＩが不良となったときに
はそこに書込まれているデータが失われることである。これは、ディスクメモリＭＤ内にデータを書込む作業が
、全く安全には実行されないことを意味する。この欠点
を解消するために最近では、ＩＢＭのマスメモリサブシ
ステム３３９０に等価の図１ｂに示したものに由来する
装置が使用されている。

【００１３】この装置は、ホストシステムＨとディスク
メモリ組Ｄ１〜Ｄ５との間に大容量キャッシュメモリＭ
Ｃ（数十メガバイト）と、緊急用蓄電式電源を備えた不
揮発性メモリＭＮＶとを包含している。キャッシュメモ
リと不揮発性メモリとは同じ内部バスＢＩに接続されて
おり、更にディスクメモリＤ１〜Ｄ５のコントローラＣ
ＮＴもこのバスに接続されている。

【００１４】ホストシステムＨが所与のデータをディス
クメモリＤ１〜Ｄ５の１つに書込みたいときには、情報
はまずキャッシュメモリＭＣ及び不揮発性メモリＭＮＶ
内に書き込まれ、次いでその情報が、キャッシュメモリ
内の情報を検索することにより当該ディスク上に書込ま
れる。

【００１５】

【発明が解決しようとする課題】図１ｂに示した装置の
主な欠点は、その１メガバイト当たりの単価がディスク
の１メガバイト当たりの単価の１２倍も大きいキャッシ
ュメモリを使用することである。更に、不揮発性メモリ
も極めて高価であり、従ってハイエンド装置（ｈｉｇｈ
−ｅｎｄ　　ｅｑｕｉｐｍｅｎｔ）を除き市場では販売
されていない。

【００１６】本発明は、比較的単純であり且つ従来のシ
ステムに使用されている方法よりもはるかに安価な、高
速で保護されたマスメモリへの情報の書込みの方法を提
案することにより、上述の欠点を解消し得る。

【００１７】

【課題を解決するための手段】本発明は、少なくとも１
つの中央ホストと、それぞれが少なくとも第１及び第２
の中央処理装置を有し且つ第１及び第２の並列バスに接
続されている、独立の電源を備えた２つの制御装置とを
包含する情報処理システムに属する少なくとも１つのマ
スメモリ装置のための高速の情報書込み方法であって、
ホストが、第１の制御装置に属し且つ第１のホストバッ
ファを包んでいる少なくとも１つの第１のホストアダプ
タを介して２つのバスの各々に接続されており、マスメ
モリが、第１及び第２の制御装置に属する第１及び第２
のマスメモリアダプタを介して２つのバスの各々に接続
されており、２つのマスメモリアダプタがそれぞれ、マ
スメモリと関係しているメモリバッファとして公知の第
１及び第２のバッファを含んでおり、Ｉ−ホストが書込みを希望しているデータブロックが、
まず第１のホストバッファ内に、次いで第１のメモリバ
ッファ内に、一方ではホストとホストアダプタとの間の
、他方ではホストアダプタとマスメモリアダプタとの間
の対話によって記憶される動作と、ＩＩ−第１のマスメモリアダプタがマスメモリに、そこ
に情報を書込むための予約を要求する動作と、ＩＩＩ−
予約が得られたら直ちに、第１のマスメモリアダプタは
これをホストアダプタに通報し、そしてホストアダプタ
は中央ホストに肯定応答信号を送る動作と、ＩＶ−第１
のマスメモリアダプタが適当に機能している場合には常
に第１のマスメモリアダプタの指令下に、また第１のマ
スメモリアダプタが不良となった場合には第２のマスメ
モリアダプタによって、ブロック全体を書込む動作がマ
スメモリ内に実行される動作とが連続的に実行されるこ
とを特徴とする方法を提供する。

【００１８】本発明の方法は、本発明の方法のために特
別に使用されるものと異なるホストアダプタ及びマスメ
モリアダプタのバッファメモリを使用する。一般に中央
ホストとマスメモリとをＭｕｌｔｉｂｕｓＩＩタイプの
バスに接続するのに使用されるインターフェース回路で
あるホストアダプタ及びマスメモリアダプタ内には、バ
ッファメモリはいかなる場合にも用いられる。

【００１９】従って本発明の方法は、例えば図１ｂの装
置の場合のように追加されねばならない特定のボードの
使用を回避し得る。

【００２０】本発明の方法を使用するマスメモリ装置は
インテリジェントサブシステムであって、２つの相互に
接続されたコントローラによって構成されているので冗
長性があり、また単独で、装置の一部または全部に影響
を及ぼすいかなる機能不全または事故にかかわらず、全
く安全にマスメモリ内へのデータ登録を保証し得る種類
の比較的安価な高速書込みを提案し得る。

【００２１】本発明の他の特徴及び長所は、以下の非限
定的な詳細説明及び添付の図面から明らかとなるであろ
う。

【００２２】

【実施例】まず図２について説明する。図２は、本発明
の保護された高速書込み方法を実現するマスメモリ装置
の第１の実施態様ＤＭＭ１を示す図である。

【００２３】この装置ＤＭＭ１は、その中央部分が例え
ば２つのホストシステムＨ１及びＨ２を包むより大きな
情報処理システムに属するマスメモリのサブシステムと
考えることができる。

【００２４】装置ＤＭＭ１は２つの同一の制御装置、即
ち図２の左側を占めるＵＣ１と図２の右側を占めるＵＣ
２とを有することが好ましい。

【００２５】装置ＤＭＭ１のアーキテクチャは、好まし
くはＭｕｌｔｉｂｕｓＩＩタイプの相互に並列な２つの
同一のバス（Ｂ１及びＢ２で示されている）を中心に構
築されている。

【００２６】２つのバスは、相互に完全に向かい合って
いる中央ゾーンと、相互に向かい合っていない２つの側
方ゾーンとを有していることが判る。２つの制御装置Ｕ
Ｃ１及びＵＣ２は全く同一であり、且つ対称面ＰＳに関
して対称である。

【００２７】第１の制御装置ＵＣ１は第１の電源ＡＬＩ
Ｍ１によって電力が供給され、且つ蓄電池によって実現
される第１の緊急用電源ＢＡＴ１に接続されている。

【００２８】また、第２の制御装置ＵＣ２は第２の電源
ＡＬＩＭ２によって給電され、且つ第２の緊急用電源Ｂ
ＡＴ２に接続されている。

【００２９】第１の制御装置ＵＣ１は、第１中央処理装
置ＰＲ１と、第１のインターフェースボードＤＥＩ１と
、第１のバッファメモリまたはホストバッファＭＴＨ１
を包むホストアダプタＨＡ１と、簡単のため第１のメモ
リバッファＭＴＤ１としてより公知の第１のバッファメ
モリを包含するマスメモリ（ディスクメモリＤ１〜Ｄ５
）アダプタＤＡ１（本明細書では簡単のためにディスク
アダプタと称する）と、バックアップディスクメモリＭ
ＤＳ１とを包んでいる。

【００３０】同様に第２の制御装置ＵＣ２は、第２の中
央処理装置ＰＲ２と、第２のインターフェースボードＤ
ＥＩ２と、第２のホストバッファＭＴＨ２を包含するホ
ストアダプタＨＡ２と、第２のメモリバッファＭＴＤ２
を包む第２のディスクアダプタＤＡ２と、バックアップ
ディスクメモリＭＤＳ２とを包んでいる。

【００３１】第１及び第２のディスクアダプタＤＡ１及
びＤＡ２はそれぞれのリンクＣＳ１及びＣＳ３を介して
、図２ではそのうちの５つ、即ちディスクメモリＤ１〜
Ｄ５だけを示してある１組のディスクメモリに接続され
ている。第１及び第２のディスクアダプタＤＡ１及びＤ
Ａ２はリンクＣＳ２及びＣＳ４を介して第２の組のディ
スクメモリＤ６〜Ｄ１０に接続することもできるが、こ
れらのディスクメモリは簡潔化のために図２には示して
いない。

【００３２】リンクＣＳ１〜ＣＳ４は、ＡＮＳＩ（Ａｍ
ｅｒｉｃａｎ　　ＮａｔｉｏｎａｌＳｔａｎｄａｒｄｓ
　　Ｉｎｓｔｉｔｕｔｅ）及びＩＳＯ（Ｉｎｔｅｒｎａ
ｔｉｏｎａｌ　　Ｓｔａｎｄａｒｄｓ　　Ｏｒｇａｎｉ
ｚａｔｉｏｎ）の両方で標準化されているＩＰＩ−２方
式のリンクである。

【００３３】第１のホストアダプタＨＡ１は、第１のリ
ンクチャネルＣＥ１を介して第１のホストＨ１に、且つ
第２のリンクチャネルＣＥ２を介して第２のホストＨ２
に接続されている。

【００３４】同様に第２のホストアダプタＨＡ２は、第
１のリンクチャネルＣＥ３を介して第２のホストＨ２に
、且つ第２のリンクチャネルＣＥ４を介して第１のホス
トＨ１に接続されている。

【００３５】第１及び第２のホストアダプタＨＡ１及び
ＨＡ２の第１のリンクチャネルＣＥ１及びＣＥ３は第２
のリンクチャネルＣＥ２及びＣＥ４よりも優先順位が高
い。

【００３６】４つのリンクチャネルＣＥ１〜ＣＥ４は、
ＡＮＳＩ及びＩＳＯの両方で標準化されているＩＰＩ−
３方式のものである。

【００３７】第１の制御装置の構成エレメント、即ちＰ
Ｒ１、ＤＥＩ１、ＨＡ１、ＤＡ１及びＭＳＤ１は、第２
の制御装置ＵＣ２の対応する構成エレメント、即ちＰＲ
２、ＤＥＩ２、ＨＡ２、ＤＡ２及びＭＳＤ２と同一であ
り且つ対称である。

【００３８】４つの構成エレメントＤＥＩ１、ＰＲ１、
ＰＲ２，ＤＥＩ２はバスＢ１及びＢ２の両方に、バスが
相互に向かい合っている中央部分で同時に接続されてい
る。

【００３９】第１の制御装置ＵＣ１の構成エレメントＨ
Ａ１及びＤＡ１は第１のバスＢ１に接続されており、ま
た第２の制御装置ＵＣ２の対応するエレメントＨＡ２及
びＤＡ２は第２のバスＢ２に接続されている。

【００４０】第１のバックアップディスクメモリＭＳＤ
１は第１の中央処理装置ＰＲ１と第２のインターフェー
スボードＤＥＩ２との両方に接続されている。

【００４１】同様に第２のバックアップディスクメモリ
ＭＳＤ２は、第２の中央処理装置ＰＲ２と第１のインタ
ーフェースボードＤＥＩ１との両方に接続されている。従って両方のバックアップメモリディスクＭＳＤ１及び
ＭＳＤ２は、第１及び第２の制御装置ＵＣ１及びＵＣ２
の両方によって同時にアクセス可能である。

【００４２】図２（及び同様に図３）においては、マス
メモリ装置ＤＭＭ１（または図３においてはＤＭＭ２）
はそれぞれ５つのディスクメモリからなる２組のメモリ
として表されているが、このマスメモリ装置はより少な
い数の、またはより頻繁にはより多くの数のディスクメ
モリを包み得ることが理解される。この数は、数ダース
から１００を少し越えるほどにもすることができる。

【００４３】図３に示した本発明のマスメモリ装置の第
２の実施態様ＤＭＭ２は、図２に示した第１の実施態様
と概ね同一であるが、相違点は、２つのバスＢ１及びＢ
２の全体が相互に向かい合っており、第１及び第２のホ
ストアダプタＨＡ１及びＨＡ２がこれら２つのバスに同
時に接続されており、また第１及び第２のマスメモリア
ダプタＤＡ１及びＤＡ２は個々に、一方はＢ１に他方は
Ｂ２にそれぞれ接続されていることである。この僅かな
構造の相違の結果は、本発明のマスメモリ装置の機能遂
行に関する以下の説明から明らかとなるであろう。

【００４４】２つの中央処理装置ＰＲ１及びＰＲ２はた
とえて言うならば、各々の制御装置ＵＣ１及びＵＣ２に
属する種々のエレメントの監督である。これら処理装置
は、制御装置内に含まれている種々のエレメントの実行
プログラムを、制御装置がエレメントに割り当てられて
いる機能を実行し得るように、該処理装置内にロードす
る。処理装置ＰＲ１及びＰＲ２は、例えばバックアップ
回転ディスクメモリＭＳＤ１及びＭＳＤ２内に格納され
ているこれらのプログラムを検索する。その場合に、バ
ックアップ回転ディスクメモリは二重の機能、即ち第１
には（ＤＡ１及びＤＡ２を使用不可能にする全ての機能
不全の場合に）回転ディスクメモリＤ１〜Ｄ５に未だ格
納されておらず書込まれるのを待っている情報のバック
アップをとる機能と、第２には前述の実行プログラムを
格納する機能とを有することになる。しかしながらこれ
らのプログラムは、処理装置ＰＲ１及び処理装置ＰＲ２
の両方に接続された特別のディスクメモリまたはシステ
ムディスクメモリ内に格納することもできる。

【００４５】ホストアダプタＨＡ１及びＨＡ２とディス
クアダプタＤＡ１及びＤＡ２との構造の更なる詳細は図
４から理解される。

【００４６】第１のホストアダプタＨＡ１は、２つのホ
ストシステムＨ１及びＨ２をリンクチャネルＣＥ１及び
ＣＥ２を介して接続する前述のＩＰＩ−２標準規定のリ
ンクインターフェースＩＨ１と、ホストバッファメモリ
または簡単にはホストバッファＭＴＨ１と、マイクロプ
ロセッサＭＰＨ１と、ＭｕｌｔｉｂｕｓＩＩバスＢ１と
接続するためインターフェースＩＢＨ１であって、例え
ば本発明のマスメモリ装置ＤＭＭ１の他の構成機能エレ
メントとメッセージモードによって連絡するＶＬ８２ｃ
３８９タイプ（Ｉｎｔｅｌ製）のコプロセッサによって
構成される前述のＩＥＥＥ　　１２９６標準規定のイン
ターフェースとを包んでいる。

【００４７】同様に、第２のホストアダプタＨＡ２は、
２つのホストスステムＨ１及びＨ２をリンクチャネルＣ
Ｅ３及びＣＥ４を介して接続するインターフェースＩＨ
２と、第２のホストバッファメモリＭＴＨ２と、マイク
ロプロセッサＭＰＨ２と、ＭｕｌｔｉｂｕｓＩＩバスＢ
２と接続するためのインターフェースＩＢＨ２とを包ん
でいる。第１及び第２のホストアダプタＨＡ１及びＨＡ
２の各々の等価の構成エレメントは類似の機能を実行す
ることは明らかである。

【００４８】第１及び第２のホストアダプタのそれぞれ
の構成エレメントは、マイクロプロセッサＭＰＨ１及び
ＭＰＨ２の内部バスＢＨ１及びＢＨ２を介して相互に連
絡している。

【００４９】第１及び第２のディスクアダプタＤＡ１及
びＤＡ２の構造はホストアダプタの構造と同様である。

【００５０】従って第１のアダプタＤＡ１は、前述のＩ
ＥＥＥ標準１２９６によって規定されているバスＢ１と
の接続のためのインターフェースＩＢＤ１と、より簡単
にはメモリバッファと称されるディスクメモリ用のバッ
ファメモリＭＴＤ１と、マイクロプロセッサＭＰＤ１と
、最後に、ＩＰＩ−２方式のリンクチャネルＣＳ１及び
ＣＳ２を介してディスクメモリＤ１〜Ｄ５及びＤ６〜Ｄ
１０とリンクするためのインターフェースＩＤ１（これ
らのインターフェースは前述の標準ＩＰＩ−２で定義さ
れている）とを包んでいる。

【００５１】同様に第２のディスクアダプタＤＡ２は、
前述のＩＥＥＥ標準１２９６によって規定されているバ
スＢ２との接続のためのインターフェースＩＢＤ２と、
ホストバッファＭＴＤ２と、マイクロプロセッサＭＰＤ
２と、リンクチャネルＣＳ３及びＣＳ４を介して２組の
ディスクメモリＤ１〜Ｄ５及びＤ６〜Ｄ１０とリンクす
るためのインターフェースＩＤ２とを包んでいる。

【００５２】ディスクアダプタＤＡ１及びＤＡ２の種々
の構成エレメントは、マイクロプロセッサＭＰＤ１及び
ＭＰＤ２の内部バスＢＤ１及びＢＤ２を介して相互に連
絡している。

【００５３】図２、図３及び図４に示したマスメモリ装
置ＤＭＭ１に使用される本発明の書込み方法の概略は以
下の通りである。

【００５４】Ｉ−ホストシステムＨ１が例えばディスク
メモリ組Ｄ１〜Ｄ５のいずれかにデータブロックを書込
みたい場合、この書込まれるべきデータブロックは、ま
ず第１のホストバッファＭＴＨ１内に、次いで第１のメ
モリバッファＭＴＤ１内に、まずマイクロプロセッサＭ
ＰＨ１の指令下にホストＨ１とホストアダプタＨＡ１と
の間の、次いでマイクロプロセッサＭＰＨ１及びＭＰＤ
１の指令下にホストアダプタＨＡ１とディスクアダプタ
ＤＡ１との間の連続的な対話によって書込まれる。より
詳細に言えばこの動作Ｉを実行するためには、以下の３
つの部分動作が実行される。即ち１．ホストシステムＨ
１がブロックデータの書込み要求をホストアダプタに（
例えばチャネルＣＥ１を介して）送信し、２．ホストア
ダプタＨＡ１がホストＨ１に、書込まれるべきデータブ
ロックを転送するように要求し、３．このブロック全体
が、まずホストバッファＭＴＨ１内に、次いでメモリバ
ッファＭＴＤ１内に記憶される（書込まれるべきデータ
ブロックは内部バスＢＨ１、ＭｕｌｔｉｂｕｓＩＩバス
Ｂ１、インターフェースＩＢＤ１及び内部バスＢＤ１を
通って移動する）。

【００５５】ＩＩ−マイクロプロセッサＭＰＤ１の指令
下にディスクアダプタＤＡ１が、前述のブロックを書込
むためにホストＨ１によって割当てられたディスクメモ
リＤ１〜Ｄ５の予約を要求する（ホストはその書込み要
求において、どのディスクメモリが割当てられたか、即
ちデータブロックが書込まれるディスクメモリを指示す
る）。

【００５６】ＩＩＩ−割当てられたディスクメモリとの
合意により予約が得られたら直ちに、ディスクアダプタ
（マイクロプロセッサＭＰＤ１）は、これをホストアダ
プタＨＡ１に連絡し、次いでホストアダプタはホストシ
ステムＨ１に肯定応答信号を送信する。そうするとホス
トシステムは、ディスクアダプタＤＡ１が前述のデータ
ブロックを当該ディスクメモリ内に書込む動作をまだ実
行していなくとも、他の動作を実行するために解放され
る。

【００５７】ＩＶ−マイクロプロセッサＭＰＤ１の制御
下にブロックを書込む動作が実行される。

【００５８】ホストアダプタＨＡ１とホストシステムＨ
１との間の対話のためのプログラムは、マスメモリ装置
ＤＭＭ１の初期化の際に中央処理装置ＰＲ１によってマ
イクロプロセッサＭＰＨ１内に（または簡略化のために
図４には示していないがマイクロプロセッサと関係する
メモリ内に）ロードされる。同様に、ホストアダプタと
ディスクアダプタとの間の対話のプログラムは、中央処
理装置ＰＲ１によってマイクロプロセッサＭＰＨ１及び
ＭＰＤ１内にロードされる。データブロックをデータメ
モリＤ１〜Ｄ５（またはＤ６〜Ｄ１０）のいずれかに書
込むためのプログラムは常に、マスメモリ装置の初期化
の際に中央処理装置ＰＲ１によってマイクロプロセッサ
ＭＰＤ１内にロードされる。

【００５９】本発明の書込み方法について第１のホスト
アダプタ及び第１のディスクアダプタに関して前述した
ことは、第２のホストアダプタＨＡ２及び第２のディス
クアダプタＤＡ２にも等しく有効であることが理解され
る。

【００６０】動作ＩＩＩの終了時には、アダプタＨＡ１
から肯定応答信号を受信したホストは、実際にはそうで
はないが、データブロックの書込み動作が割当てられた
ディスクメモリ内に行なわれたと考えることが判る。マ
スメモリ装置ＤＭＭ１は、この動作ＩＩＩが完了すると
直ちに、ホストアダプＨＡ１もしくはＨＡ２、ディスク
アダプタＤＡ１及びＤＡ２、または２つの制御装置ＵＣ
１及びＵＣ２の個々のまたは同時の機能不全、または２
つのバスの一方もしくは他方の機能不全の形態をとると
すれば、発生し得るいかなる機能事故にもかかわらず、
データブロックを書込む動作を実施する責任を有する。特に、前述の状況にかかわらず全く安全に、割当てられ
たデータメモリ内にデータブロックを完全に書込むこと
は、本発明の書込み方法の本質的な目的である。このた
めに本発明の方法は、保護された高速書込み方法と称さ
れる。動作ＩＩＩの終了後に発生する本発明のマスメモ
リ装置の機能遂行の上での機能不全または事故の種々の
例を、本発明の高速書込みにおいてそれらがもたらす結
果と共に以下に記載する。

【００６１】もしホストアダプタＨＡ１が不良になって
もディスクアダプタＤＡ１は影響されない。ディスクア
ダプタＤＡ１は常にそのメモリバッファＭＴＤ１内に自
由にデータを有し、ＨＡ１が不良になった時点とは無関
係に書込み動作を実行または完了させる。

【００６２】もしディスクアダプタＤＡ１が不良になっ
た場合には、書込まれるべきデータブロックは第１のホ
ストアダプタＨＡ１によって第２のディスクアダプタへ
Ｂ１及びＰＲ１を介して転送される（第１のホストアダ
プタＨＡ１はそれ自体のホストバッファＭＴＨ１内に書
込まれるべきデータブロック全体を含んでいることを想
起されたい）。そうすると第２のディスクアダプタＤＡ
２は、第１のディスクアダプタに代わって、動作ＩＩ及
びＩＩＩに対してはバスＢ２を介して第１の中央処理装
置ＰＲ１と対話しながら、動作ＩＩ、ＩＩＩ、ＩＶを実
行する。

【００６３】主電源が故障したときには２つの電源ＡＬ
ＩＭ１及びＡＬＩＭ２は無効となり、一旦主電圧の損失
が検出されると主処理装置ＰＲ１が、メモリバッファＭ
ＴＤ１内に含まれるデータブロックのバックアップディ
スクメモリＭＳＤ１への転送を手配するように、各制御
装置ＵＣ１及びＵＣ２はそれ自体の保護蓄電池ＢＡＴ１
、ＢＡＴ２を有する。主処理装置ＰＲ１は更に、バック
アップディスクメモリＭＳＤ１の回転ディスクの１つの
上に書込む動作を効果的に実行するのに必要な全ての命
令（メモリアダプタＤＡ１内に含まれていた書込みプロ
グラム）の転送を手配する。このバックアップディスク
メモリへのバックアップ動作が完了したならば、主処理
装置ＰＲ１は蓄電池ＢＡＴ１の切断を要求する。処理装
置ＰＲ１によって実行されるこれらの動作に類似の動作
が処理装置ＰＲ２によっても実行されることが理解され
る。

【００６４】一旦主電源が有効に戻ると、主処理装置Ｐ
Ｒ１はこれを検出し、バックアップディスクメモリＭＳ
Ｄ１内にバックアップされていた必要な情報を検索する
ことにより、制御装置ＵＣ１を機能停止直前の状態に戻
す。こうして、書込まれるべきデータブロックはメモリ
バッファＭＴＤ１に再度送信され、書込みプログラムは
マイクロプロセッサＭＰＤ１内に再度登録される。第１
の処理装置は、電力停止前の状態の再開を中央ホストに
通報し、前述の動作ＩＩ、ＩＩＩ、ＩＶを再開すること
ができる。書込まれるべきデータブロックは、このブロ
ックの一部が主電源停止前にそこに書込まれていたとし
ても、全体がディスクメモリ内のこのために予約された
領域（Ｈ１が書込み要求において特定した領域）に再度
書込まれることに留意されたい。

【００６５】主処理装置ＰＲ１の機能不全の場合には、
バックアップ動作及びコンテキスト再初期化動作の両方
のために、他方の制御装置からインターフェースボード
ＤＥＩ２を介してバックアップディスクメモリＭＳＤ１
へアクセスすることが可能であり、電力停止の場合には
、諸動作は第２の主処理装置ＰＲ２の制御下に実行され
る。

【００６６】同様にＰＲ１が不良の場合には、ホストア
ダプタＨＡ１及びディスクアダプタＤＡ１によって実行
されるいかなる書込み動作も、主処理装置ＰＲ２と協働
して実行される。

【００６７】ＭｕｌｔｉｂｕｓＩＩＢ１が故障した場合
には、書込まれるべきブロックを尚そのメモリ（ＭＴＤ
１）内に保持しているディスクアダプタＤＡ１がその書
込みタスクを正常に実行する。

【００６８】図３に示した本発明のメモリ装置ＤＭＭ２
の構造により、（ホストアダプタ、メモリアダプタ、主
処理装置、もしくは２つの制御装置の電力停止、または
バスＢ１及び／もしくはＢ２の機能不全における）上述
の機能事故に対処し得るのみでなく、追従する事故、即
ち、情報がホストバッファ及びメモリバッファ内に記憶
されていると仮定し、本発明の書込み方法が進行中であ
るときに制御装置の一方または他方が機能不全となるよ
うな事故にも対処することもできる。

【００６９】即ち図３から判るように、書込まれるべき
データブロックがホストバッファＭＴＨ１内に登録され
ると直ちに、この同じ書込まれるべきデータブロックは
ディスクアダプタＤＡ２にも転送され、そこでメモリバ
ッファＭＴＤ２内に登録される。この情報は、ＵＣ１が
機能しているいないにかかわらず、第１のホストアダプ
タＨＡ１から第２のディスクアダプタＤＡ２へとバスＢ
２を介して移動する。こうしてデータがディスクアダプ
タＤＡ２のメモリバッファへ転送されるとディスクアダ
プタＤＡ２は、ＵＣ１が機能しているいないにかかわら
ず、主処理装置ＰＲ２及びホストアダプタＨＡ１と協働
して書込み動作を実行する。

【００７０】次に、データブロックがディスクメモリＤ
１〜Ｄ５（Ｄ６〜Ｄ１０）の１つに書込まれるときの、
ホストアダプタＨＡ１とディスクアダプタＤＡ１との間
の対話を示す図６を説明する。

【００７１】この対話は以下の８つのステップを包んで
いる。

【００７２】１）ステップＥ１：ホストアダプタはホス
トから書込み要求を、例えばマイクロプロセッサＭＰＨ
１の読出し／書込みメモリ内に割当てられるひとまとま
りのコマンドとして送られるコマンドメッセージＣＭＤ
の形態で受け取る。このコマンドメッセージにおいてマ
イクロプロセッサは、データブロックが書込まれるべき
ディスクメモリのアドレスを解読する。このディスクメ
モリを簡単のためリソースと称する。マイクロプロセッ
サＭＰＨ１は、リソースのアドレスを解読したら直ちに
コマンドメッセージＭＳＧを構築し、それをディスクア
ダプタＤＡ１のマイクロプロセッサに送る。次のステッ
プに進む。

【００７３】２）ステップＥ２：このコマンドメッセー
ジＭＳＧ　　ＣＭＤがマイクロプロセッサＭＰＤ１によ
って解読され、マイクロプロセッサＭＰＤ１はメッセー
ジの有効性を検証し、主処理装置ＰＲ１からのリソース
の予約を要求し、次いで、後でデータブロックを受け取
るためにメモリバッファＭＴＤ１の１つ（またはそれ以
上）のページを割当てる。

【００７４】主処理装置ＰＲ１がディスクアダプタに前
述のリソースの予約を通報すると直ちに、マイクロプロ
セッサＭＰＤ１はホストアダプタＨＡ１に、ホストアダ
プタがディスクアダプタに情報、即ち書込まれるべきデ
ータブロックを送ることを要求するメッセージを送り、
次のステップに進む。

【００７５】３）ステップＥ３：次いでマイクロプロセ
ッサＭＰＨ１はホストバッファＭＴＨ１のページを割当
て、ホストＨ１に、前述のホストバッファのページヘデ
ータブロックが転送されるのを待っていることを通報す
る。次いでマイクロプロセッサＭＰＨ１は、メモリバッ
ファＭＴＤ１の予約の要求をディスクアダプタＤＡ１に
送り、ディスクアダプタＤＡ１はホストアダプタに、メ
モリバッファＭＴＤ１が承諾したというメッセージを戻
し、次のステップへ進む。

【００７６】４）ステップＥ４：ホストアダプタは書込
まれるべきブロックデータをディスクアダプタのメモリ
バッファに転送するが、この書込まれるべきデータブロ
ックは、いかなる場合でもホストバッファ内に記憶され
ている。この転送が完了したならば次の動作へ進む。

【００７７】５）動作Ｅ５：マイクロプロセッサＭＰＤ
１は、書込まれるべきデータブロック全体の転送が正常
に行なわれたことを示す応答メッセージを構築する。こ
の応答メッセージは、ホストアダプタのマイクロプロセ
ッサＭＰＨ１に転送される。このメッセージが受理され
ると次の動作へ進む。

【００７８】６）動作Ｅ６：次いでマイクロプロセッサ
ＭＰＨ１はホストシステムＨ１に、ホストバッファ及び
メモリバッファ内に書込まれるべきデータブロックの転
送が行なわれたことを示すメッセージを送る。そうする
とホストは、この書込みは実際にはまだ行なわれていな
いが、書込まれるべきデータブロックが当該リソース内
に書込まれたと考える。

【００７９】ホストシステムＨ１においては、予約され
たディスクメモリへのアクセス時間がこのようにマスク
され、書込まれるべきデータブロックのために特に予約
された中央メモリ内の領域を再使用し得ることが判る。更に次の動作へ進む。

【００８０】７）動作Ｅ７：マイクロプロセッサＭＰＤ
１の指令下にデータブロックが当該リソースの回転ディ
スクの１つ内に書込まれる。このためには、このマイク
ロプロセッサが使用する書込みプログラムは書込まれる
べきデータブロックを、図５ｂに示したような固定フォ
ーマットディスクメメモリにおいては最近一般的である
全てが同じ長さを有するセクタに分割する。データは、
同じ数のバイト（例えば５１２バイト）を含むセクタＳ
ｉ、Ｓｊ、Ｓｋに分割される。各セクタＳｊには、ヘッ
ダＨＥｊ、データブロックＤＯｊ及びフッタＩＣｊが各
セクタＳｊ内に連続して書き込まれる。１つのセクタの
情報セットは、リソースの回転ディスクの１つにある１
つまたは（書込まれるべきデータブロックが十分に長い
ならば）それ以上のトラックの全部または一部に登録さ
れる。プリアンブルは、セクタＳｊを磁気ディスクの当
該トラック上に物理的に位置決めする情報を含んでおり
、フッタは、記録されたセクタＳｊの全てのバイトが正
しいがどうか検証するために、データの完全性を検証す
るための情報を含んでいる。このセクタごとの書込み情
報の編成及びセクタ内でのその分配は良く知られており
、通常のディスクメモリに最近使用されているものであ
る。当該リソースのディスク内のデータブロックの書込
みが完了すると、このリソースはマイクロプロセッサＭ
ＰＤ１によって解放され、メモリバッファＭＴＤ１も同
様に解放される。次いで当該マイクロプロセッサは解放
メッセージをアダプタＨＡ１に送る。そしてステップへ
進む。

【００８１】８）ステップＥ８：マイクロプロセッサＭ
ＰＨ１はそのホストバッファＭＴＨ１を解放する。

【００８２】次に図５ａを説明する。

【００８３】本発明の特に好ましい実施態様においては
インターフェースＤＥＩ１及びＤＥＩ２の各々は、当業
者にはそれ自体でまたは電子ディスクとして公知である
電子メモリを備えている。

【００８４】電子ディスクＤＥＩ１は、コマンドセット
ＥＣ１とメモリプレーンＰＭとを包んでいる。

【００８５】コマンドセットＥＣ１はリンクＬ１を介し
てバックアップディスクメモリＭＳＤ１に接続されてお
り、更にバックアップメモリＭＳＤ１はリンクＬ２を介
して主処理装置ＰＲ２に接続されている。

【００８６】コマンドセットＥＣ１は特に、バスＢ１と
の連絡用のインターフェースＩＢ１と、バスＢ２との連
絡用のインターフェースＩＢ２と、コマンドマイクロプ
ロセッサＭＰＥと、このマイクロプロセッサと協働する
メモリＭ１と、リンクＬ１を有するインタフェースＩＦ
１とを包含している。これら種々のエレメントは、コマ
ンドセットＥＣ１の内部バスを介して情報を交換する。

【００８７】メモリプレーンＰＭは例えば２つのメモリ
プレーンＰ１及びＰ２を備えている。メモリプレーンＰ
１は複数のＲＡＭメモリカラム、例えば特にカラム１Ｒ
１、・・・１Ｒｊ、・・・，１Ｒｎを含んでおり、同様
にメモリプレーンＰ２は、複数の半導体ＲＡＭメモリカ
ラム、特に２Ｒ１、・・・２Ｒｊ、・・・，２Ｒｎを含
んでいる。

【００８８】メモリプレーンＰ１からの、又はメモリプ
レーンＰ１への情報（データ及びＲＡＭメモリ内でデー
タが割り当てられるアドレス）はバスＢＤＡ１を移送さ
れ、２つのメモリプレーンＰ１及びＰ２間を循環する情
報は、バスＢＤＡ１と同一のバスＢＤＡ２によって移送
される。これら２つのバスの各々は実際は、１つのデー
タバスと１つのアドレスバスとで構成されている。メモ
リプレーンＰ１及びＰ２内部では２つのバスＢＤＡ１及
びＢＤＡ２の各々は、これら２つのプレーンの各々の全
てのカラムに給電するのに十分な数の枝に細分化されて
いる。

【００８９】中央処理装置ＰＲ２は、それぞれバスＢ１
及びＢ２と連絡するための２つのインターフェース、即
ちインターフェースＩＢ３及びＩＢ４と、連絡バスＢＩ
２と、中央マイクロプロセッサＭＰＣと、このマイクロ
プロセッサと協働するメモリＭ２と、最後にリンクＬ２
を有するインターフェースＩＦ２とを含んでいる（中央
処理装置ＰＲ１も全く同一の構造を有する）。

【００９０】インターフェースＩＢ１、ＩＢ２、ＩＢ３
及びＩＢ４はインターフェースＩＢＨ１、ＩＢＨ２、Ｉ
ＢＤ１及びＩＢＤ２（前記参照）と同一の方式のもので
ある。インターフェースＩＦ１及びＩＦ２は標準化され
たＩＰＩ−２インターフェースである。もし情報を電子
ディスクＤＥＩ１に書込むことが要求される場合、情報
は２つのバスＢ１またはＢ２の一方を伝って移動し、イ
ンターフェースＩＢ１（ＩＢ２）を通過し、次いでマイ
クロプロセッサＭＰＥに協働しているメモリＭ１に転送
される。メモリプレーンＰ１及びＰ２の一方または他方
内の使用可能な領域の関数として、このマイクロプロセ
ッサは情報をメモリプレーン内に登録する。電子ディス
ク装置の機能遂行についての更なる詳細は、本譲受人名
義の１９８９年１１月１日出願の仏国特許出願第８９．
１５９１４号に記載されている。

【００９１】本発明の高速書込み方法は、電子メモリＤ
ＥＩ１にも同様に適用可能である。回転ディスクメモリ
と同様に、書込まれるべきデータブロックは同じ数のバ
イトを含むセクタＳｉ、Ｓｊ、Ｓｋ、に分割され、１つ
のセクタの情報セットは、そのアドレスが連続するメモ
リ位置、例えば１つのユニット内に登録される。本発明
の好ましい実施態様においてはデータは３９ビットフォ
ーマット、即ち４バイトに分配される３２個の有効ビッ
トと、更に７つのエラー訂正ビットＥＣＣとで書込まれ
る。このエラー訂正モードは通常ダイナミックＲＡＭで
使用されているものである。

【００９２】ＤＥＩ１のような電子ディスクにおいて本
発明の高速書込み方法を使用するためには、前述のディ
スクアダプタＤＡ１をコマンドセットＥＣ１で置き換え
れば十分である。その場合に、マイクロプロセッサＭＰ
ＥはマイクロプロセッサＭＰＤ１と同じ役割を果たし、
メモリプレーンＰＭはホストアダプタのホストバッファ
ＭＴＤ１と同じ役割を果たす。一旦データがメモリプレ
ーン内に書込まれる（即ち、ホストバッファＭＴＨ１内
に書き込まれる）と、バックアップディスクメモリＭＳ
Ｄ１はマスクされた時間で更新される（この高速書込み
方法においてはバックアップディスクメモリは、ディス
クメモリに適用される高速書込み方法の上記説明におい
てリソースが果たしたのと同じ役割を果たすことが判る
）。

【００９３】従って高速書込み及びデータ保護の方法は
、Ｄ１〜Ｄ５のような通常のディスクメモリまたはＤＥ
Ｉ１もしくはＤＥＩ２のような電子ディスクのいずれに
全く同様に適用可能であることが判る。

【００９４】このように本発明のマスメモリ装置は、そ
こに登録されたデータが、起こり得る種々の機能的事故
（上記参照）から完全に保護されるので、データの完全
な保護を保証する高速書込み方法を提供する。

【図面の簡単な説明】

【図１ａ】従来技術のマスメモリのための第１の書込み
方法を使用するマスメモリ装置を示すブロック図である
。

【図１ｂ】従来技術のマスメモリのための第２の書込み
方法を使用するマスメモリ装置を示すブロック図である
。

【図２】本発明の書込み方法を使用するマスメモリ装置
の第１の実施態様のブロック図である。

【図３】本発明の書込み方法を使用するマスメモリ装置
の第２の実施態様のブロック図である。

【図４】本発明のマスメモリ装置に属するホストアダプ
タ及びマスメモリアダプタの構造の詳細を示すブロック
図である。

【図５ａ】本発明のマスメモリ装置の第１及び第２の制
御装置に属する電子マスメモリ及び中央処理装置の主構
成エレメントのブロック図である。

【図５ｂ】データが、電子マスメモリ内及び回転ディス
クマスメモリ内の両方にどのように書込まれるかを示す
図である。

【図６】本発明の書込み方法を実行し得る、ホストアダ
プタとマスメモリアダプタとの間の対話を示すフローチ
ャートである。

【符号の説明】

Ｈ１，Ｈ２　　　　中央ホストＵＣ１　　制御装置ＤＭＭ１　　マスメモリ装置ＰＲ１　　中央処理装置ＤＥＩ１　　インターフェースボードＨＡ１　　ホストアダプタＤＡ１　　ディスクアダプタＤ１　　ディスクメモリ

Claims

【特許請求の範囲】

【請求項１】　　少なくとも１つの中央ホストと、第１
及び第２の並列バスに接続されている２つの制御装置と
を含む情報処理システムに属する少なくとも１つのマス
メモリ装置のための保護された高速情報書込み方法であ
って、前記ホストが、第１の制御装置に属する少なくと
も１つの第１のホストアダプタを介して前記２つのバス
の各々に接続されており、マスメモリが、それぞれ前記
第１及び第２の制御装置に属する第１及び第２のマスメ
モリアダプタを介して前記２つのバスの各々に接続され
ているときに、Ｉ）書込まれるべきデータブロックが、まず前記第１の
ホストアダプタ内に、次いで前記第１のメモリアダプタ
内に、一方では前記ホストと前記ホストアダプタとの間
の、他方では前記ホストアダプタと前記マスメモリアダ
プタとの間の対話によって記憶され、ＩＩ）前記第１のマスメモリアダプタが前記マスメモリ
に、そこに情報を書込むための予約を要求し、ＩＩＩ）
前記予約が得られたら直ちに、前記マスメモリアダプタ
はこれを前記ホストアダプタに通報し、そして前記ホス
トアダプタは前記中央ホストに肯定応答信号を送り、ＩＶ）前記第１のマスメモリアダプタが適当に機能して
いる場合には常に第１のマスメモリアダプタの指令下に
、また第１のマスメモリアダプタが不良の場合には第２
のマスメモリアダプタによって、前記ブロック全体を書
込む動作が前記マスメモリ内に実行されることを特徴と
する高速データ書込み方法。
【請求項２】　　前記第１の動作Ｉが、１）前記ホスト
が前記ホストアダプタに書込み要求を送るステップと、
２）前記ホストアダプタが前記ホストに、書込みされる
べきデータブロックを転送するように要求するステップ
と、３）前記ブロック全体が、まず第１のホストアダプ
タに属する第１のホストバッファ内に、次いで第１のメ
モリアダプタに属する第１のメモリバッファ内に記憶さ
れるステップとを含むことを特徴とする請求項１に記載
の方法。
【請求項３】　　前記第１のマスメモリアダプタが不良
となった場合には前記動作ＩＩＩの後に、ａ）前記ホス
トアダプタによってデータブロックが前記第２のマスメ
モリアダプタにも送信され、ｂ）前記第１のマスメモリ
アダプタの代わりに、前記第２のマスメモリアダプタが
前記動作ＩＩ、ＩＩＩ、ＩＶを実行することを特徴とす
る請求項１または２に記載の方法。
【請求項４】　　前記第１の制御装置が、該制御装置の
第１の中央処理装置と第２の制御装置に属する２つのバ
スとインターフェースするためのインターフェースボー
ドとに接続されている少なくとも１つの第１のバックア
ップ回転ディスクメモリを含み、前記第２の制御装置が
、該制御装置の第２の中央処理装置と第１の制御装置に
属する２つのバスとインターフェースするためのインタ
ーフェースボードとに接続されている少なくとも１つの
第２のバックアップ回転ディスクメモリを含み、前記両
方の制御装置が、独立の主電源と各々の保護用蓄電池と
を有しているならば、前記動作ＩＶの間に主電源が停止
または不良となった場合に、Ｖ）前記第１の中央処理装
置が、前記第１のメモリバッファ内に含まれている書込
みされるべきデータブロックを抽出し、それを前記バッ
クアップディスクメモリに完全に転送する動作と、ＶＩ
）次いで前記第１の処理装置が保護蓄電池を切断する動
作とが実行されることを特徴とする請求項１から３のい
ずれか一項に記載の方法。
【請求項５】　　前記主電源が再び正常になったら直ち
に、ＶＩＩ）前記第１及び第２の制御装置が再度初期化
され、ＶＩＩＩ）前記第１の処理装置が前記中央ホスト
に通報し、前記バックアップディスクメモリ内に含まれ
ているデータを前記第１のホストバッファと第１のメモ
リバッファとに転送し、ＩＸ）前記動作ＩＩ、ＩＩＩ、
ＩＶを再度実行することを特徴とする請求項４に記載の
方法。
【請求項６】　　前記第１（または第２）の処理装置が
不良となった場合、前記動作Ｖ及びＶＩが前記第２（ま
たは第１）の処理装置によって実行されることを特徴と
する請求項４に記載の方法。
【請求項７】　　前記第１（または第２）の処理装置が
不良となった場合、前記動作ＶＩＩ及びＶＩＩＩ、ＩＸ
が前記第２（または第１）の処理装置によって実行され
ることを特徴とする請求項５に記載の方法。
【請求項８】　　前記動作ＩＶの間に前記２つのバスの
一方または他方が不良となった場合、該動作が、前記第
１のマスメモリアダプタの指令下に正常に続行されるこ
とを特徴とする請求項１または２に記載の方法。
【請求項９】　　前記第１のホストアダプタが前記２つ
のバスの両方に接続されており且つ前記第１及び第２の
メモリアダプタがそれぞれ一方が第１のバスに他方が第
２のバスに接続されているならば、前記第２のマスメモ
リアダプタが、前記第１のマスメモリアダプタに代わっ
て前記動作Ｉ〜ＩＶ及びＶ〜ＩＸを実行することを特徴
とする請求項１、２、４または５のいずれか一項に記載
の方法。
【請求項１０】　　請求項１から９のいずれか一項に記
載の保護された高速書込み方法を使用するマスメモリ装
置を含むことを特徴とする情報処理システム。