JPH0421052A - バス競合制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は１本のバスに複数の入出力周辺回路が接続され
る回路に係シ、特にバス競合制御回路に関するものであ
る。

〔従来の技術〕

従来の１本のバスに複数の入出力周辺回路が接続される
回路の一例を第３図に示し説明する。

図において、１１はプロセッサ回路、１２はエンコーダ
回路、１３．１４．１５は入出力周辺回路である。

この第３図に示す構成では、１本のパスラインにプロセ
ッサ回路１１と３糧類の入出力周辺回路１３〜１５が接
続されている。

第４図は第３囚の動作説明に供する各信号の波形図で、
３０１〜３０３は入出力周辺回路１３〜１５からエンコ
ーダ回路１２にそれぞれ出力されるバス要求信号を示し
、３０４はエンコーダ回路１２からプロセッサ回路１１
に出力される要求信号、３ｏ５はプロセッサ回路１１か
らエンコーダ回路１２に出力される応答信号、３０６〜
３０８はエンコーダ回路１２から入出力周辺回路１３〜
１５にそれぞれ出力される応答信号を示す。

つぎに第３図に示す回路の動作を第４図（１）〜（ｈ）
を参照してＩｉ！明する。

まず、通常はプロセッサ回路１１がバスの使用権を有し
ており、このプロセッサ回路１１はバスの制御を行って
いる。そして、入出力周辺回路１３〜１５はバスを使用
する場合、エンコーダ回路１２にバス要求信号３０１〜
３０３を入力する。ここで、エンコーダ回路１２は入力
されるノ（ス要求信号に優先順位をつけて丸環をするよ
うに構成されておシ、バス要求信号３０１．３０２，３
０３の３種類のうちバス要求信号３０１の優先順位が一
番高くなっている。バス要求信号３０１がエンコーダ回
路１２に入力されるとエンコーダ回路１２からプロセッ
サ回路１１に要求信号３０４が出力され、プロセッサ回
路１１から応答信号３０５がエンコーダ回路１２に出力
される。これによりエンコーダ回路１２からは応答信号
３０−が出力され、バスの使用権は入出力周辺回路１３
のものと表る。

つぎに、入出力周辺回路１３〜１５が同時に）くス要求
信号３０１〜３０３を出力し九場合には、ノ；ス要求信
号３０１が有効となシ、入出力周辺回路１３がバスの使
用権を獲得する。

〔発明が解決しようとする課題〕

上述した従来の１本のノ（スに複数の入出力周辺回路が
接続される回路では、入出力周辺回路の）くス要求信号
に優先順位がついているため、全ての入出力周辺回路の
バス要求頻度が等しい場合、−番優先順位の高い入出力
周辺回路がバスを専有してしまい、同様のバス要求頻度
のめる一番優先順位の低い入出力周辺回路がバスの獲得
をできないという課題があった。

〔課題を解決するための手段〕

本発明のバス競合制御回路は、記憶された命令コードを
読み出してバスを制御し、命令を実行するプロセッサ回
路と、このプロセッサ回路が使用しているバスの使用要
求を行い、そのプロセッサ回路からの応答によりバスの
使用権を獲得する入出力周辺回路と、この入出力周辺回
路にそれぞれ該当するタイムスロットを割シ当てるタイ
ミング発生回路から構成されるものでおる。

〔作用〕

本発明においては、入出力周辺回路に対して蚊当スるタ
イムスロットを割ｐ当てることにより、該当するタイム
スロット時に要求したバス要求は必ず受は付けられるこ
とになシ、入出力周辺回路間の差がなくなる。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明する。

第１図は本発明によるバス競合制御回路の一実施例を示
すブロック図である。

図において、１は記憶された命令コードを読み出してバ
スを制御し、命令を実行するプロセッサ回路、３．４．
５はこのプロセッサ回路１が使用しているバスの使用要
求を行い、そのプロセッサ回路１からの応答によりバス
の使用権を獲得する入出力周辺回路、２ｔｉこの入出力
周辺回路３〜５にそれぞれ該当するタイムスロットを割
シ当てるタイミング発生回路である。

この第１図に示す実施例では、１本のパスラインにプロ
セッサ回路１と３ｓ類の入出力周辺回路３〜５が接続さ
れている。

第２図（ａ）〜（１）は第１図の動作説明に供する各部
の波形図で、２０１〜２０３はタイミング発生回路２か
ら出力されるタイムスロット割シ当て用の制御信号を示
し、２０４〜２０６は入出力周辺回路３．４゜５からそ
れぞれ出力されるノ；ス要求信号、２０７〜２０９は入
出力周辺回路３，４．５にそれぞれ入力される応答信号
忙示す。

つぎに第１区に示す実施例の動作を第２図を参照して説
明する。

通常はプロセッサ回路１がバスの使用権を有してお）、
このプロセッサ回路１はバスの制御を行っている。そし
て、入出力周辺回路３〜ｓｔ′ｉノ＜スを使用する場合
バス要求信号２０４〜２０６を出力する。

ただし、タイミング発生回路２は予めそれぞれの入出力
周辺回路３〜５にタイムスロットを割や当てており、該
当するタイムスロットの位置までノくス要求信号が無視
されることになる。ここで、該当するタイムスロットは
入出力周辺回路３〜５の間では重複していないため、入
出力周辺回路３〜５０間には優先順位はないことになる
。

〔発明の効果〕

以上説明したように本発明は、入出力周辺回路に対して
該当するタイムスロットを割シ当てるようにしたので、
該当するタイムスロット時に要求したバス要求は必ず受
は付けられることになり、入出力周辺回路間の差がなく
なるとｉう効果がある。

【図面の簡単な説明】

第１図は本発明によるバス競合制御回路の一実施例を示
すブロック図、第２因は第１図の動作説明に供する各信
号の波形図、第３図は従来の１本のバスに複数の入出力
周辺回路が接続される回路の一例を示すブロック図、第
４囚は第３囚の動作説明に供する各信号の波形図である
。 １・−〇〇プロセッサ回路、２・−・・タイミング発生
回路、３〜５１１・・ｅ入出力周辺回路。

Claims (1)

【特許請求の範囲】
1. 記憶された命令コードを読み出してバスを制御し、命令
   を実行するプロセッサ回路と、このプロセッサ回路が使
   用しているバスの使用要求を行い、該プロセッサ回路か
   らの応答によりバスの使用権を獲得する入出力周辺回路
   と、この入出力周辺回路にそれぞれ該当するタイムスロ
   ットを割り当てるタイミング発生回路から構成されるこ
   とを特徴とするバス競合制御回路。