JPH04209558A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH04209558A JPH04209558A JP2400472A JP40047290A JPH04209558A JP H04209558 A JPH04209558 A JP H04209558A JP 2400472 A JP2400472 A JP 2400472A JP 40047290 A JP40047290 A JP 40047290A JP H04209558 A JPH04209558 A JP H04209558A
- Authority
- JP
- Japan
- Prior art keywords
- plate
- power supply
- wiring
- package
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 239000002245 particle Substances 0.000 abstract description 5
- 230000006641 stabilisation Effects 0.000 abstract 1
- 238000011105 stabilization Methods 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 12
- 239000004020 conductor Substances 0.000 description 7
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 229910000833 kovar Inorganic materials 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000004806 packaging method and process Methods 0.000 description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 238000005219 brazing Methods 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 2
- KZHJGOXRZJKJNY-UHFFFAOYSA-N dioxosilane;oxo(oxoalumanyloxy)alumane Chemical compound O=[Si]=O.O=[Si]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O KZHJGOXRZJKJNY-UHFFFAOYSA-N 0.000 description 2
- 229910052863 mullite Inorganic materials 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 229920003002 synthetic resin Polymers 0.000 description 1
- 239000000057 synthetic resin Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１］
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特にマイクロ波ＩＣパッケージの配線に適用して
有効な技術に関するものである。 ［０００２］
関し、特にマイクロ波ＩＣパッケージの配線に適用して
有効な技術に関するものである。 ［０００２］
【従来の技術】従来のマイクロ波ＩＣパッケージの一例
を図６に示す。このＩＣパッケージのパッケージ本体は
、例えば基板２０、枠体２１．キャップ２２および基準
電位（ＧＮＤ）面２３により構成されている。上記基板
２０．枠体２１およびキャップ２２は、アルミナ、ムラ
イト、窒化アルミニウムなどのセラミックからなり、基
準電位面２３は、コバール、４２アロイなどの薄い金属
板からなる。基板２０、枠体２１、キャップ２２および
基準電位面２３によって囲まれたキャビティ２４の内部
には、超高速でスイッチング動作を行う論理集積回路を
形成したＧａＡｓ （ガリウム・ヒ素）などの半導体チ
ップ２５が封止されている。 ［０００３］上記基板２０の主面には、複数本のパッケ
ージ配線２６が半導体チップ２５を囲むように配置され
ている。これらのパッケージ配線２６は、信号配線、定
電位（電源電位）配線および基準電位（ＧＮＤ）配線か
らなる。パッケージ配線２６は、例えばＷ（タングステ
ン）などの高融点金属を厚膜印刷して形成される。パッ
ケージ配線２６のそれぞれの一端と半導体チップ２５と
は、Ａｕなどの導電体からなるボンディングワイヤ２７
を介して電気的に接続されている。また、パッケージ配
線２６のそれぞれの他端には、コバール、４２アロイな
どの導電体からなる外部リード２８がろう付けされてい
る。パッケージ配線２６は、その特性インピーダンスが
外部信号源のインピーダンス（例えば５０Ω）と同一と
なるように設計されており、基板２０およびその下面の
基準電位面２３とともに、いわゆるマイクロストリップ
ラインを構成している。なお、この種の構成を備えたＧ
ａＡｓＩＣパッケージについては、 ｒ１９８４ ア
イ・イー・イー・イー（ＩＥＥＥ）、ＧａＡｓ ＩＣシ
シボジウムＪＰ６７〜Ｐ７０において論じられている。 ［０００４］
を図６に示す。このＩＣパッケージのパッケージ本体は
、例えば基板２０、枠体２１．キャップ２２および基準
電位（ＧＮＤ）面２３により構成されている。上記基板
２０．枠体２１およびキャップ２２は、アルミナ、ムラ
イト、窒化アルミニウムなどのセラミックからなり、基
準電位面２３は、コバール、４２アロイなどの薄い金属
板からなる。基板２０、枠体２１、キャップ２２および
基準電位面２３によって囲まれたキャビティ２４の内部
には、超高速でスイッチング動作を行う論理集積回路を
形成したＧａＡｓ （ガリウム・ヒ素）などの半導体チ
ップ２５が封止されている。 ［０００３］上記基板２０の主面には、複数本のパッケ
ージ配線２６が半導体チップ２５を囲むように配置され
ている。これらのパッケージ配線２６は、信号配線、定
電位（電源電位）配線および基準電位（ＧＮＤ）配線か
らなる。パッケージ配線２６は、例えばＷ（タングステ
ン）などの高融点金属を厚膜印刷して形成される。パッ
ケージ配線２６のそれぞれの一端と半導体チップ２５と
は、Ａｕなどの導電体からなるボンディングワイヤ２７
を介して電気的に接続されている。また、パッケージ配
線２６のそれぞれの他端には、コバール、４２アロイな
どの導電体からなる外部リード２８がろう付けされてい
る。パッケージ配線２６は、その特性インピーダンスが
外部信号源のインピーダンス（例えば５０Ω）と同一と
なるように設計されており、基板２０およびその下面の
基準電位面２３とともに、いわゆるマイクロストリップ
ラインを構成している。なお、この種の構成を備えたＧ
ａＡｓＩＣパッケージについては、 ｒ１９８４ ア
イ・イー・イー・イー（ＩＥＥＥ）、ＧａＡｓ ＩＣシ
シボジウムＪＰ６７〜Ｐ７０において論じられている。 ［０００４］
【発明が解決しようとする課題】ところで、マイクロ波
のような超高周波帯で使用されるＩＣにおいては、配線
系のインピーダンス（Ｚ）によって電源配線（定電位配
線および基準電位配線）と信号配線との間に電気的結合
（共振）が生じ、電源配線にノイズが重畳してＩＣの動
作が不安定になるという問題がある。上記配線系のイン
ピーダンスは、■電源配線の自己インダクタンス、■電
源配線と信号配線との相互インダクタンスおよび■電源
配線と信号配線との間のキャパシタンスなどによって構
成されるため、ＩＣパッケージの設計に際しては、これ
らのインダクタンスやキャパシタンスをできるだけ小さ
くする必要がある。 ［０００５］Ｌかしながら、前記した従来のマイクロ波
ＩＣパッケージは、配線系のインピーダンスを低減する
対策が不充分であったため、上記ノイズの発生を有効に
防止することができないという欠点があった。 ［０００６） すなわち、電源配線の自己インダクタ
ンスを小さくするためには、その面積（断面積および平
面積）を大きくする必要がある。また、電源配線と信号
配線との間の相互インダクタンスやキャパシタンスを小
さくするためには、両者の距離を大きくする必要がある
。 ところが２基板の主面に電源配線および信号配線を形成
した前記ＩＣパッケージにおいては、パッケージサイズ
を大きくすることなく大面積の電源配線を形成したり、
電源配線と信号配線との距離を大きくしたりすることは
困難である。また、パッケージサイズを大きくすると、
電源配線の線長が長くなるので、電源配線の自己インダ
クタンス増大を招いてしまう。 ［０００７］本発明の目的は、マイクロ波ＩＣパッケー
ジのインピーダンスを低減する技術を提供することにあ
る。 ［０００８］本発明の他の目的は、マイクロ波ＩＣパッ
ケージの実装密度や機能を向上させる技術を提供するこ
とにある。 ［０００９］本発明の他の目的は、マイクロ波ＩＣに対
する粒子線や電磁波の影響を低減する技術を提供するこ
とにある。 ［００１０１本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。 ［００１１１
のような超高周波帯で使用されるＩＣにおいては、配線
系のインピーダンス（Ｚ）によって電源配線（定電位配
線および基準電位配線）と信号配線との間に電気的結合
（共振）が生じ、電源配線にノイズが重畳してＩＣの動
作が不安定になるという問題がある。上記配線系のイン
ピーダンスは、■電源配線の自己インダクタンス、■電
源配線と信号配線との相互インダクタンスおよび■電源
配線と信号配線との間のキャパシタンスなどによって構
成されるため、ＩＣパッケージの設計に際しては、これ
らのインダクタンスやキャパシタンスをできるだけ小さ
くする必要がある。 ［０００５］Ｌかしながら、前記した従来のマイクロ波
ＩＣパッケージは、配線系のインピーダンスを低減する
対策が不充分であったため、上記ノイズの発生を有効に
防止することができないという欠点があった。 ［０００６） すなわち、電源配線の自己インダクタ
ンスを小さくするためには、その面積（断面積および平
面積）を大きくする必要がある。また、電源配線と信号
配線との間の相互インダクタンスやキャパシタンスを小
さくするためには、両者の距離を大きくする必要がある
。 ところが２基板の主面に電源配線および信号配線を形成
した前記ＩＣパッケージにおいては、パッケージサイズ
を大きくすることなく大面積の電源配線を形成したり、
電源配線と信号配線との距離を大きくしたりすることは
困難である。また、パッケージサイズを大きくすると、
電源配線の線長が長くなるので、電源配線の自己インダ
クタンス増大を招いてしまう。 ［０００７］本発明の目的は、マイクロ波ＩＣパッケー
ジのインピーダンスを低減する技術を提供することにあ
る。 ［０００８］本発明の他の目的は、マイクロ波ＩＣパッ
ケージの実装密度や機能を向上させる技術を提供するこ
とにある。 ［０００９］本発明の他の目的は、マイクロ波ＩＣに対
する粒子線や電磁波の影響を低減する技術を提供するこ
とにある。 ［００１０１本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。 ［００１１１
【課題を解決するための手段］本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。 ｔｏ ０１２） （１）、本願の一発明は、半導体チッ
プを封止したキャビティ内に＠源プレートを設けたＩＣ
パッケージである。 ［００１３］ （２）、本願の一発明は、上記（１）の
ＩＣパッケージにおいて、電源プレートを半導体チップ
の主面と平行に配置するとともに、上記電源プレートと
半導体チップとの間を、それらの主面に直交する方向に
延在するボンディングワイヤによって電気的に接続する
ものである。 ［００１４］ （３）、本願の一発明は、上記（１）の
ＩＣパッケージにおいて、電源プレートを定電位プレー
ト、基準電位プレートおよびこれらに挟まれた所定の誘
電率を有する絶縁プレートによって構成するものである
。 ［００１５］ （４）、本願の一発明は、上記（１）の
ＩＣパッケージにおいて、＠源プレートの上面または下
面に機能素子を実装するものである。 ［００１６］ 【作用】上記した手段（１）によれば、キャビティ内に
電源プレートを設けることにより、基板の主面に＠源配
線および信号配線を形成した従来のＩＣパッケージに比
べて電源配線（電源プレート）の面積（断面積および平
面積）を大きくすることができるので、電源配線の自己
インダクタンスを小さくすることができる。また、＠源
配線（電源プレート）と信号配線との距離を大きくする
ことができるので、両者の相互インダクタンスやキャパ
シタンスを小さくすることができる。さらに、電源プレ
ートの周囲の誘電率が最小（空気）になるので、電源配
線（＠源プレート）と信号配線との間のキャパシタンス
を小さくすることができる。 ［００１７］上記電源プレートは、半導体チップをα線
、β線などの粒子線やＸ線、光などの電磁波から遮蔽す
るように機能するため、半導体チップに形成されたＩＣ
に対するこれらの影響を低減することができる。 ［００１８］上記した手段（２）によれば、電源プレー
トを半導体チップの主面と平行に配置するとともに、電
源プレートと半導体チップとの間を、それらの主面に直
交する方向に延在するポンディングワイヤで接続するこ
とにより、上記ボンディングワイヤを流れる電流（電源
電流）の方向と、その他のボンディングワイヤを流れる
電流（信号電流）の方向とを直交させることができるの
で、上記ポンディングワイヤ間の相互インダクタンスを
零にすることができる。 ［００１９］上記した手段（３）によれば、電源プレー
トを定電位プレート、基準電位プレートおよびこれらに
挟まれた所定の誘電率を有する絶縁プレートで構成する
ことにより、電源プレートにコンデンサの機能が付与さ
れるので、定電位プレート（基準電位プレート）で発生
したノイズが基準電位プレート（定電位プレート）で吸
収される。 ［００２０１上記した手段（４）によれば、電源プレー
トの上面または下面に機能素子を実装することにより、
パッケージサイズを大きくすることなく、実装密度や機
能を向上させることができる。 ［００２１３以下、本発明を実施例により詳述する。な
お、実施例を説明するための全図において、同一機能を
有するものは同一の符号を付し、その繰り返しの説明は
省略する。 ［Ｑ Ｏ２２］
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。 ｔｏ ０１２） （１）、本願の一発明は、半導体チッ
プを封止したキャビティ内に＠源プレートを設けたＩＣ
パッケージである。 ［００１３］ （２）、本願の一発明は、上記（１）の
ＩＣパッケージにおいて、電源プレートを半導体チップ
の主面と平行に配置するとともに、上記電源プレートと
半導体チップとの間を、それらの主面に直交する方向に
延在するボンディングワイヤによって電気的に接続する
ものである。 ［００１４］ （３）、本願の一発明は、上記（１）の
ＩＣパッケージにおいて、電源プレートを定電位プレー
ト、基準電位プレートおよびこれらに挟まれた所定の誘
電率を有する絶縁プレートによって構成するものである
。 ［００１５］ （４）、本願の一発明は、上記（１）の
ＩＣパッケージにおいて、＠源プレートの上面または下
面に機能素子を実装するものである。 ［００１６］ 【作用】上記した手段（１）によれば、キャビティ内に
電源プレートを設けることにより、基板の主面に＠源配
線および信号配線を形成した従来のＩＣパッケージに比
べて電源配線（電源プレート）の面積（断面積および平
面積）を大きくすることができるので、電源配線の自己
インダクタンスを小さくすることができる。また、＠源
配線（電源プレート）と信号配線との距離を大きくする
ことができるので、両者の相互インダクタンスやキャパ
シタンスを小さくすることができる。さらに、電源プレ
ートの周囲の誘電率が最小（空気）になるので、電源配
線（＠源プレート）と信号配線との間のキャパシタンス
を小さくすることができる。 ［００１７］上記電源プレートは、半導体チップをα線
、β線などの粒子線やＸ線、光などの電磁波から遮蔽す
るように機能するため、半導体チップに形成されたＩＣ
に対するこれらの影響を低減することができる。 ［００１８］上記した手段（２）によれば、電源プレー
トを半導体チップの主面と平行に配置するとともに、電
源プレートと半導体チップとの間を、それらの主面に直
交する方向に延在するポンディングワイヤで接続するこ
とにより、上記ボンディングワイヤを流れる電流（電源
電流）の方向と、その他のボンディングワイヤを流れる
電流（信号電流）の方向とを直交させることができるの
で、上記ポンディングワイヤ間の相互インダクタンスを
零にすることができる。 ［００１９］上記した手段（３）によれば、電源プレー
トを定電位プレート、基準電位プレートおよびこれらに
挟まれた所定の誘電率を有する絶縁プレートで構成する
ことにより、電源プレートにコンデンサの機能が付与さ
れるので、定電位プレート（基準電位プレート）で発生
したノイズが基準電位プレート（定電位プレート）で吸
収される。 ［００２０１上記した手段（４）によれば、電源プレー
トの上面または下面に機能素子を実装することにより、
パッケージサイズを大きくすることなく、実装密度や機
能を向上させることができる。 ［００２１３以下、本発明を実施例により詳述する。な
お、実施例を説明するための全図において、同一機能を
有するものは同一の符号を付し、その繰り返しの説明は
省略する。 ［Ｑ Ｏ２２］
【実施例】本実施例による超高周波ＩＣパッケージを図
１〜図３により説明する。図１および図２に示すように
、ＩＣパッケージ１のパッケージ本体は、基板２、枠体
３、キャップ４および基準電位（ＧＮＤ）面５により構
成されている。上記基板２、枠体３およびキャップ４は
、例えばアルミナ、ムライト、窒化アルミニウムなどの
セラミックからなり、上記基準電位面５は、例えばコバ
ール、４２アロイなどの導電体からなる。基板２、枠体
３、キャップ４および基準電位面５によって囲まれたキ
ャビティ６の内部には、例えば超高速でスイッチング動
作を行う論理集積回路を備えたＧａＡｓ （ガリウム
・ヒ素）からなる半導体チップ７が封止されている。上
記半導体チップ７は、Ａｇペーストなどのろう材８によ
って基準電位面５の上に接合されている。 ［００２３］上記基板２の主面には、信号配線を構成す
る複数本のパッケージ配線９が半導体チップ７を囲むよ
うに配置されている。これらのパッケージ配線９は、例
えばスクリーン印刷法で形成した膜厚２５７１ｍ程度の
Ｗメタライズからなる。パッケージ配線９のそれぞれの
一端と半導体チップ７とは、Ａｕなどの導電体からなる
ボンディングワイヤ１０を介して電気的に接続されてい
る。また、パッケージ配線９のそれぞれの他端には、コ
バール、４２アロイなどの導電体からなる外部リード１
１がろう付けされている。パッケージ配線９は、その特
性インピーダンスが外部信号源のインピーダンス（例え
ば５０Ω）と同一となるように設計されており、基板２
およびその下面の基準電位面５とともに、いわゆるマイ
クロストリップラインを構成している。 ［００２４］上記キヤビテイ６の内部において、半導体
チップ７とキャップ４との隙間には、例えば１５０μｍ
程度の板厚を有する電源プレート１２が設けられている
。上記電源プレート１２は１表面にＡｕなどのメツキを
施したコバール、４２アロイなどの導電板からなり、半
導体チップ７の主面とほぼ平行するように配置されてい
る。 ［００２５］図３に示すように、上記電源プレート１２
は、定電位（＠源電位）プレート１２ａおよび基準電位
（ＧＮＤ）プレート１２ｂにより構成されている。上記
定電位プレート１２ａおよび基準電位プレート１２ｂは
、合成樹脂などの絶縁層１３によって互いに絶縁されて
いる。定電位プレート１２ａは、枠体３に形成された図
示しない配線およびスルーホールを通じて定電位供給用
の外部リード１１と電気的に接続されている。また、定
電位プレート１２ａと半導体チップ７とは、Ａｕなどの
導電体からなるポンディングワイヤ１４を介して電気的
に接続されている。上記ポンディングワイヤ１４による
定電位プレート１２ａと半導体チップ７との接続は、定
電位プレート１２ａの一部に設けられた開孔１５ａを通
じて行われる。他方、基準電位プレート１２ｂは、枠体
３および基板２に形成された図示しない配線およびスル
ーホールを通じて基準電位供給用の外部リード１１およ
び基準電位面５と電気的に接続されている。また、基準
電位プレート１２ｂと半導体チップ７とは、Ａｕなどの
導電体からなるポンディングワイヤ１４を介して電気的
に接続されている。上記ポンディングワイヤ１４による
基準電位プレート１２ｂと半導体チップ７との接続は、
基準電位プレート１２ｂの一部に設けられた開孔１５ｂ
を通じて行われる。上記それぞれの開孔１５ａ、１５ｂ
は、半導体チップ７の主面に形成された図示しない定電
位供給用ポンディングパッド、基準電位供給用ポンディ
ングパッドのそれぞれの直上に設けられており、これに
より、ポンディングワイヤ１４は、半導体チップ７の主
面および電源プレート１２に直交する方向に延在してい
る。 ［００２６］以上のように構成された本実施例のＩＣパ
ッケージ１によれば、下記の作用、効果を得ることがで
きる。 ［００２７］ （１）、キャビティ６内の半導体チップ
７とキャップ４との隙間に電源プレート１２（定電位プ
レート１２ａおよび基準電位プレート１２ｂ）を設けた
ことにより、基板２の主面に信号配線とともに電源配線
（定電位配線および基準電位）を形成する場合に比べて
、電源配線の面積（断面積および平面積）を大きくする
ことができるので、電源配線の自己インダクタンスを小
さくすることができる。 ［００２８１（２）、キャビティ６内の半導体チップ７
とキャップ４との隙間に電源プレート１２を設けたこと
により、基板２の主面に信号配線とともに電源配線を形
成する場合に比べて、電源配線と信号配線との距離が大
きくなるので、電源配線と信号配線との相互インダクタ
ンスおよびキャパシタンスを小さくすることができる。 ［００２９］ （３）、キャビティ６内の半導体チップ
７とキャップ４との隙間に電源プレート１２を設けたこ
とにより、電源プレート１２の周囲は、誘電率が最小（
空気の誘電率＝１）の状態になるので、基板２の主面に
信号配線とともに電源配線を形成する場合（アルミナの
誘電率≠１０）に比べて、＠源配線と信号配線とのキャ
パシタンスを小さくすることができる。 ［００３０１（４）、電源プレート１２と半導体チップ
７とを接続するポンディングワイヤ１４を電源プレート
１２および半導体チップ７の主面に直交する方向に延在
したことにより、上記ポンディングワイヤ１４を流れる
電源＠流の方向と、他のポンディングワイヤ１０を流れ
る電流（信号電流）の方向とが直交するので、ポンディ
ングワイヤ１０とポンディングワイヤ１４との相互イン
ダクタンスが零になる。 ［００３１１（５）、上記（１）〜（４）により、ＩＣ
パッケージ１の配線系のインピーダンスを低減すること
ができるので、上記インピーダンスに起因する電源配線
のノイズ発生を防止することができる。これにより、マ
イクロ波帯においてもＩＣを安定に動作させることがで
きる。 （００３２］ （６）、半導体チップ７の主面の上方に
電源プレート１２を配置したことにより、α線、β線な
どの粒子線やＸ線、光などの電磁波から半導体チップ７
を遮蔽することができるので、ＩＣを安定に動作させる
ことができる。 ［００３３１以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。 ［００３４］例えば図４に示すように、電源プレート１
２の上面（または下面）にコンデンサ、抵抗、ダイオー
ド、ＩＣなどの機能素子１６を実装することもできる。 これにより、パッケージサイズを大きくしなくとも、Ｉ
Ｃパッケージ１の実装密度や機能を向上させることがで
きる。 （００３５］また、図５に示すように、電源プレート１
２を定電位プレート１２ａ、基準電位プレート１２ｂお
よびこれらに挟まれた所定の誘電率（ε）を有する絶縁
プレート１７によって構成し、電源プレート１２にコン
デンサの機能を付与してもよい。これにより、定電位プ
レート１２ａ（基準電位プレート１２ｂ）で発生したノ
イズを基準電位プレート１２ｂ （定電位プレート１２
ａ）で吸収することができるので、電源ノイズを低減す
ることができる。 ［００３６］また、半導体チップに形成されたＩＣは、
例えば光素子と電子素子とを集積した光・電子集積回路
（Ｏｐｔｉｃａｌ Ｅｌｅｃｔｒｉｃ Ｉ Ｃ）のよ
うな超高速ＩＣであってもよい。この場合、電源プレー
トの一部を光レンズ、光マスク、色マスク、光コリメー
タなどとして利用することができる。 ［００３７］
１〜図３により説明する。図１および図２に示すように
、ＩＣパッケージ１のパッケージ本体は、基板２、枠体
３、キャップ４および基準電位（ＧＮＤ）面５により構
成されている。上記基板２、枠体３およびキャップ４は
、例えばアルミナ、ムライト、窒化アルミニウムなどの
セラミックからなり、上記基準電位面５は、例えばコバ
ール、４２アロイなどの導電体からなる。基板２、枠体
３、キャップ４および基準電位面５によって囲まれたキ
ャビティ６の内部には、例えば超高速でスイッチング動
作を行う論理集積回路を備えたＧａＡｓ （ガリウム
・ヒ素）からなる半導体チップ７が封止されている。上
記半導体チップ７は、Ａｇペーストなどのろう材８によ
って基準電位面５の上に接合されている。 ［００２３］上記基板２の主面には、信号配線を構成す
る複数本のパッケージ配線９が半導体チップ７を囲むよ
うに配置されている。これらのパッケージ配線９は、例
えばスクリーン印刷法で形成した膜厚２５７１ｍ程度の
Ｗメタライズからなる。パッケージ配線９のそれぞれの
一端と半導体チップ７とは、Ａｕなどの導電体からなる
ボンディングワイヤ１０を介して電気的に接続されてい
る。また、パッケージ配線９のそれぞれの他端には、コ
バール、４２アロイなどの導電体からなる外部リード１
１がろう付けされている。パッケージ配線９は、その特
性インピーダンスが外部信号源のインピーダンス（例え
ば５０Ω）と同一となるように設計されており、基板２
およびその下面の基準電位面５とともに、いわゆるマイ
クロストリップラインを構成している。 ［００２４］上記キヤビテイ６の内部において、半導体
チップ７とキャップ４との隙間には、例えば１５０μｍ
程度の板厚を有する電源プレート１２が設けられている
。上記電源プレート１２は１表面にＡｕなどのメツキを
施したコバール、４２アロイなどの導電板からなり、半
導体チップ７の主面とほぼ平行するように配置されてい
る。 ［００２５］図３に示すように、上記電源プレート１２
は、定電位（＠源電位）プレート１２ａおよび基準電位
（ＧＮＤ）プレート１２ｂにより構成されている。上記
定電位プレート１２ａおよび基準電位プレート１２ｂは
、合成樹脂などの絶縁層１３によって互いに絶縁されて
いる。定電位プレート１２ａは、枠体３に形成された図
示しない配線およびスルーホールを通じて定電位供給用
の外部リード１１と電気的に接続されている。また、定
電位プレート１２ａと半導体チップ７とは、Ａｕなどの
導電体からなるポンディングワイヤ１４を介して電気的
に接続されている。上記ポンディングワイヤ１４による
定電位プレート１２ａと半導体チップ７との接続は、定
電位プレート１２ａの一部に設けられた開孔１５ａを通
じて行われる。他方、基準電位プレート１２ｂは、枠体
３および基板２に形成された図示しない配線およびスル
ーホールを通じて基準電位供給用の外部リード１１およ
び基準電位面５と電気的に接続されている。また、基準
電位プレート１２ｂと半導体チップ７とは、Ａｕなどの
導電体からなるポンディングワイヤ１４を介して電気的
に接続されている。上記ポンディングワイヤ１４による
基準電位プレート１２ｂと半導体チップ７との接続は、
基準電位プレート１２ｂの一部に設けられた開孔１５ｂ
を通じて行われる。上記それぞれの開孔１５ａ、１５ｂ
は、半導体チップ７の主面に形成された図示しない定電
位供給用ポンディングパッド、基準電位供給用ポンディ
ングパッドのそれぞれの直上に設けられており、これに
より、ポンディングワイヤ１４は、半導体チップ７の主
面および電源プレート１２に直交する方向に延在してい
る。 ［００２６］以上のように構成された本実施例のＩＣパ
ッケージ１によれば、下記の作用、効果を得ることがで
きる。 ［００２７］ （１）、キャビティ６内の半導体チップ
７とキャップ４との隙間に電源プレート１２（定電位プ
レート１２ａおよび基準電位プレート１２ｂ）を設けた
ことにより、基板２の主面に信号配線とともに電源配線
（定電位配線および基準電位）を形成する場合に比べて
、電源配線の面積（断面積および平面積）を大きくする
ことができるので、電源配線の自己インダクタンスを小
さくすることができる。 ［００２８１（２）、キャビティ６内の半導体チップ７
とキャップ４との隙間に電源プレート１２を設けたこと
により、基板２の主面に信号配線とともに電源配線を形
成する場合に比べて、電源配線と信号配線との距離が大
きくなるので、電源配線と信号配線との相互インダクタ
ンスおよびキャパシタンスを小さくすることができる。 ［００２９］ （３）、キャビティ６内の半導体チップ
７とキャップ４との隙間に電源プレート１２を設けたこ
とにより、電源プレート１２の周囲は、誘電率が最小（
空気の誘電率＝１）の状態になるので、基板２の主面に
信号配線とともに電源配線を形成する場合（アルミナの
誘電率≠１０）に比べて、＠源配線と信号配線とのキャ
パシタンスを小さくすることができる。 ［００３０１（４）、電源プレート１２と半導体チップ
７とを接続するポンディングワイヤ１４を電源プレート
１２および半導体チップ７の主面に直交する方向に延在
したことにより、上記ポンディングワイヤ１４を流れる
電源＠流の方向と、他のポンディングワイヤ１０を流れ
る電流（信号電流）の方向とが直交するので、ポンディ
ングワイヤ１０とポンディングワイヤ１４との相互イン
ダクタンスが零になる。 ［００３１１（５）、上記（１）〜（４）により、ＩＣ
パッケージ１の配線系のインピーダンスを低減すること
ができるので、上記インピーダンスに起因する電源配線
のノイズ発生を防止することができる。これにより、マ
イクロ波帯においてもＩＣを安定に動作させることがで
きる。 （００３２］ （６）、半導体チップ７の主面の上方に
電源プレート１２を配置したことにより、α線、β線な
どの粒子線やＸ線、光などの電磁波から半導体チップ７
を遮蔽することができるので、ＩＣを安定に動作させる
ことができる。 ［００３３１以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。 ［００３４］例えば図４に示すように、電源プレート１
２の上面（または下面）にコンデンサ、抵抗、ダイオー
ド、ＩＣなどの機能素子１６を実装することもできる。 これにより、パッケージサイズを大きくしなくとも、Ｉ
Ｃパッケージ１の実装密度や機能を向上させることがで
きる。 （００３５］また、図５に示すように、電源プレート１
２を定電位プレート１２ａ、基準電位プレート１２ｂお
よびこれらに挟まれた所定の誘電率（ε）を有する絶縁
プレート１７によって構成し、電源プレート１２にコン
デンサの機能を付与してもよい。これにより、定電位プ
レート１２ａ（基準電位プレート１２ｂ）で発生したノ
イズを基準電位プレート１２ｂ （定電位プレート１２
ａ）で吸収することができるので、電源ノイズを低減す
ることができる。 ［００３６］また、半導体チップに形成されたＩＣは、
例えば光素子と電子素子とを集積した光・電子集積回路
（Ｏｐｔｉｃａｌ Ｅｌｅｃｔｒｉｃ Ｉ Ｃ）のよ
うな超高速ＩＣであってもよい。この場合、電源プレー
トの一部を光レンズ、光マスク、色マスク、光コリメー
タなどとして利用することができる。 ［００３７］
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。 ［００３８］ （１）、 Ｔｃパッケージのキャピテイ
内に電源プレートを設けることにより、マイクロ波帯に
おけるＩＣの安定動作を実現することができる。また、
ＩＣに対する粒子線や電磁波の影響を低減することもで
きる。 ［００３９］ （２）、上記電源プレートを半導体チッ
プの主面と平行に配置するとともに、電源プレートと半
導体チツブどの間を、それらの主面に直交する方向に延
在するポンディングワイヤによって接続することにより
、ＩＣの安定動作を実現することができる。 ［００４０１（３）、上記電源プレートにコンデンサの
機能を付与することにより、ＩＣの安定動作を実現する
ことができる。 ［００４１１（４）、上記電源プレートに機能素子を実
装することにより、ＩＣパッケージの実装密度や機能を
向上させることができる。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。 ［００３８］ （１）、 Ｔｃパッケージのキャピテイ
内に電源プレートを設けることにより、マイクロ波帯に
おけるＩＣの安定動作を実現することができる。また、
ＩＣに対する粒子線や電磁波の影響を低減することもで
きる。 ［００３９］ （２）、上記電源プレートを半導体チッ
プの主面と平行に配置するとともに、電源プレートと半
導体チツブどの間を、それらの主面に直交する方向に延
在するポンディングワイヤによって接続することにより
、ＩＣの安定動作を実現することができる。 ［００４０１（３）、上記電源プレートにコンデンサの
機能を付与することにより、ＩＣの安定動作を実現する
ことができる。 ［００４１１（４）、上記電源プレートに機能素子を実
装することにより、ＩＣパッケージの実装密度や機能を
向上させることができる。
【図１】本発明の一実施例である半導体集積回路装置の
平面図である。
平面図である。
【図２】図１のＩ Ｉ−Ｉ Ｉ線における断面図である
。
。
【図３】電源プレートの拡大断面図である。
【図４】本発明の他の実施例である半導体集積回路装置
の断面図である。
の断面図である。
【図５】本発明の他の実施例における電源プレートの断
面図である。
面図である。
【図６】従来技術である半導体集積回路装置の平面図で
ある。
ある。
Ｉ ＩＣパッケージ
２ 基板
３ 枠体
４ キャップ
５ 基準電位面
６ キャビティ
７ 半導体チップ
８ ろう材
９ パッケージ配線
１０ ポンディングワイヤ
１１ 外部リード
１２ 電源プレート
１２ａ 定電位プレート
１２ｂ 基準電位プレート
１３ 絶縁層
１４ ポンディングワイヤ
１５ａ 開孔
Ｌ５ｂ 開孔
１６ 機能素子
１７ 絶縁プレート
２０ 基板
２１ 枠体
２２ キャップ
２３ 基準電位面
２４ キャビティ
２５ 半導体チップ
２６ パッケージ配線
２７ ポンディングワイヤ
２８ 外部リード
【図３】
Claims (5)
- 【請求項１】半導体チップを封止したＩＣパッケージの
キャビティ内に電源プレートを設けたことを特徴とする
半導体集積回路装置。 - 【請求項２】前記電源プレートを前記半導体チップの主
面と平行に配置するとともに、前記電源プレートと前記
半導体チップとの間を、それらの主面に直交する方向に
延在するボンディングワイヤによって電気的に接続した
ことを特徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】前記電源プレートの一部に前記ボンディン
グワイヤを挿通するための開孔を設けたことを特徴とす
る請求項２記載の半導体集積回路装置。 - 【請求項４】前記電源プレートは、定電位プレート、基
準電位プレートおよびそれらに挟まれた所定の誘電率を
有する絶縁プレートからなることを特徴とする請求項１
または２記載の半導体集積回路装置。 - 【請求項５】前記電源プレートの上面または下面に機能
素子を実装したことを特徴とする請求項１、２または４
記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2400472A JPH04209558A (ja) | 1990-12-05 | 1990-12-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2400472A JPH04209558A (ja) | 1990-12-05 | 1990-12-05 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04209558A true JPH04209558A (ja) | 1992-07-30 |
Family
ID=18510371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2400472A Pending JPH04209558A (ja) | 1990-12-05 | 1990-12-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04209558A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5646828A (en) * | 1995-02-24 | 1997-07-08 | Lucent Technologies Inc. | Thin packaging of multi-chip modules with enhanced thermal/power management |
| US8952551B2 (en) | 2007-03-26 | 2015-02-10 | International Business Machines Corporation | Semiconductor package and method for fabricating the same |
-
1990
- 1990-12-05 JP JP2400472A patent/JPH04209558A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5646828A (en) * | 1995-02-24 | 1997-07-08 | Lucent Technologies Inc. | Thin packaging of multi-chip modules with enhanced thermal/power management |
| US8952551B2 (en) | 2007-03-26 | 2015-02-10 | International Business Machines Corporation | Semiconductor package and method for fabricating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5294751A (en) | High frequency signal transmission line structure having shielding conductor unit | |
| JP3013831B2 (ja) | Ｍｍｉｃパッケージ | |
| JP2978533B2 (ja) | 半導体集積回路装置 | |
| US20050233501A1 (en) | Semiconductor device and a method of manufacturing the same | |
| US6426686B1 (en) | Microwave circuit packages having a reduced number of vias in the substrate | |
| JPH08222657A (ja) | 半導体集積回路装置 | |
| JP2003163310A (ja) | 高周波半導体装置 | |
| JP4190111B2 (ja) | 高周波モジュール | |
| JPH04209558A (ja) | 半導体集積回路装置 | |
| US11688678B2 (en) | Wiring board and semiconductor device | |
| JPH0563454A (ja) | 半導体装置 | |
| JP6952913B2 (ja) | 半導体装置及びアンテナ装置 | |
| JP2650871B2 (ja) | ハイブリッドｉｃ | |
| JPH0645401A (ja) | 半導体装置用パッケージ | |
| JPH02198158A (ja) | 半導体装置 | |
| JP2000183488A (ja) | ハイブリッドモジュール | |
| JP3640463B2 (ja) | Ｍｍｉｃパッケージ | |
| WO2023053228A1 (en) | Semiconductor device | |
| JP3831173B2 (ja) | 半導体モジュール | |
| WO2023176267A1 (ja) | 半導体装置 | |
| JP2017045817A (ja) | 高周波半導体装置および高周波半導体装置の製造方法 | |
| JP2000349221A (ja) | リードフレームおよびそれを用いた半導体デバイス | |
| JPH05211274A (ja) | リードフレーム及び半導体装置 | |
| JP2016219649A (ja) | 高周波半導体用パッケージ、高周波半導体装置、および高周波半導体装置の製造方法 | |
| JPS62269349A (ja) | 半導体装置 |