JPH04195351A - メモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パーソナルコンピュータなどの主記憶部のメ
モリに関し、特にそのメモリと、メモリデータバスをモ
ニタし、パリティ制御を行うメモリシステムに関する。

〔従来の技術〕

従来、この種のパリティ制御を行うメモリシステムは、
第４図に示すように、パリティ制御部１によって生成さ
れたパリティビットをパリティ用メモリ２に書き込んで
おき、読み出し時はパリティ用メモリ２のデータをパリ
ティ制御部１でチェックし、パリティエラー信号をエラ
ー検出部３で生成するようなシステムになっていた。ま
た、それに使用されるメモリは、第５図のように、メモ
リセル部６にライトデータを保存し、リードデータを出
力するだけであった。

〔発明が解決しようとする課題〕

上述した従来のメモリシステムは、パリティ制御を行う
ために、パリティ用メモリ２ｔパリテイ制御部１．エラ
ー検出部３．リード／ライト制御部５などの回路を構成
するために、多くの電子部品が必要であるという欠点が
ある。また、データ化けなどのパリティエラーになる要
因がメモリ部４内で発生しても、データ化けの発生した
アドレスをリードしないかぎり、システム利用者はパリ
ティエラーが発生したことが分からない。つまり、パリ
ティエラーが発生でいても、いつ発生したのが利用者は
全く分からないという欠点がある。また、１アドレスで
２ピッＩ−データ化けが起きると、パリティエラーとし
て検出できないという欠点がある。

〔課題を解決するための手段〕

本発明のメモリシステムは、電圧レベル変化によるパル
ティチェック機能を有し、メモリセル部のデータを正常
なリード／ライトがデータ化けかを判断し、データ化け
であればアクティブになるデータ化けチェック部と、デ
ータ化けが発生したら、データ出力バッファからの出力
データの電圧レベルを調整するレベル調整部を具備する
。また、前記メモリのシステムとしては、出力されたデ
ータの電圧レベルをモニタし、正常かどうかをチェック
し、エラーであればパリティエラー信号を出力するデー
タレベルチェック部を本発明のメモリシステムは有して
いる。

〔実施例〕

次に本発明について図面を参照して説明する。

・　第１図は本発明の一実施例のブロック図である。

データ化けチェック部１２はリード／ライト制御部８か
らのメモリリード中、またはライト中かの情報と、メモ
リセル部６からのデータの変化情報をもとに、データ化
けが発生したかをレベル調整部１３に伝える。レベル調
整部１３はデータ出力バッファ１０からの出力データを
正常時はそのまま出力し、エラー発生時は、エラー時の
電圧レベルに変化させて出力する。

第２図は本発明の一実施例のシステムブロック図である
。データレベルチェック部１４はメモリ部４からの出力
データを監視し、データにエラー情報があれば、つまり
、電圧レベルがエラー発生のレベルであればパリティエ
ラー信号を出力する。

第３図は本発明の一実施例のタイミングチャートである
。この図は、正常なリードサイクルとデータ化けとエラ
ー発生のリードサイクルをあられしている。リードサイ
クルを表す信号１６はアクティブ・ロウとし、メモリ部
４はリードデータである信号１７を出力する。メモリ部
４の出力電圧はハイのときはＶＯＨＭ　、ロウのときは
ＶＯＬＭ　である。ＶＯＨＭ　　はバッファ１５の入力
ハイ電圧ＶＩＨＭより大であり、ＶＯＬＭ　はバッファ
１５の入力ロウ電圧より小であるので、システムバス２
０に信号１８のように出力する。データレベルチェック
部１４の入力ハイ電圧■　　、入力ロウ電圧ＶＩＬＰＨ
Ｐ はそれぞれＶＩＨＰ　＞ＶＯＨＭ　　−ＶＩＬＰ　＜Ｖ
ＯＬＭ　テあり、パリティエラー信号１９はアクティブ
にならず、ロウのままである。

サイクルａ後１図中Ｃ点にて、メモリ部４にデータ化け
が発生したとし、その後のサイクルｂは次のようになる
。メモリ部４の出力データがハイの時はＶＯＥＭ　の電
圧レベルを出力し、ロウの時はＶＯＥＬ　の電圧レベル
を出力する。

ＶＩ）ＩＢ　＜ＶＯＥＭ　　＝　ＶＩＬＢ　＞ＶＯＥＬ
であるから、バッファ１５はサイクルａと同様にシステ
ムバス２０に出力する。つまり、バッファ１５はサイク
ルａとｂのデータの区別はつかない。

また、 Ｖ　ＩＨＰ　＜ＶＯＥＭ　、　Ｖ　ＩＬＰ　＞ＶＯＥＬ
であるから、データレベルチェック部１４はメモリ部４
でエラーが発生したことが分かり、パリティエラー信号
１９をアクティブにする。以上の処理フローを表したの
が第６図である。

〔発明の効果〕

以上説明ルたように本発明は、専用のメモリと回路でパ
リティピットを作ることによって、メモリ内部のデータ
化けなどを検出する従来のメモリシステムと違い、出力
データを電圧レベルの変化でデータ化けなどを知らせる
ことにより、システム全体へは何ら影響を与えずに、デ
ータ化けが発生した直後に利用者はエラーであることが
分かり、２ビツト化けが起きても、エラーを検出できる
という効果を奏する。また、パリティ用メモリ、および
その周辺回路が必要でなくなるので、部品点

【図面の簡単な説明】

第１図、第２図は本発明の一実施例のブロック図、第３
図、第６図は同実施例のタイミングチャート、第４図、
第５図は従来例のブロック図である。 ６・・・メモリセル部、８・・・リード／ライト制御部
、９・・・データ入力バッファ、１０・・・データ出力
バッファ、１１・・・工／○スイッチ、１２・・・デー
タ化けチェック部、１３・・・レベル調整部。

Claims (1)

【特許請求の範囲】
1. データ化けなどをチェックするデータ化けチェック部と
   出力データの電圧レベルを調整するレベル調整部を含む
   メモリ、およびそのメモリを使用した際の、エラー検出
   方法を含むシステムであり、電圧レベル変化によるパル
   ティチェック機能を有することを特徴とするメモリシス
   テム。