JPH04192876A - 記録画像出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は記録画像出力回路に係り、特にビデオ画像を高
速でプリントするビデオプリンタに好適な記録画像出力
回路に関する。

〔従来の技術〕

従来の複数階調の画像記録装置は例えば特開昭５５−６
９４８２号公報に記載されているように、１階調の画像
データの記録毎にラインメモリから画像データを転送し
、階調カウンタ出力と比較して記録画像データを得て画
像記録装置に出力するようになっていた。

〔発明が解決しようとする課題〕

上述のように従来技術においては、１ラインの画像記録
を行なうのにラインメモリから縦１ラインのドツト数×
プリント諧調数の回数骨、ラインメモリをアクセスして
データ比較を行なわなければならず、高速画像記録につ
いて配慮されていないため、画像記録階調数の大きな画
像記録装置においては画像記録に長時間を要するという
問題点があった。

本発明は上記事情に鑑みて成されたものであり、画像記
録階調数の大きな画像記録装置に適用した時でも高速記
録可能な記録画像出力回路を提供することを目的とする
。

〔課題を解決するための手段〕

上記目的を達成するために本発明の記録画像出力回路は
、Ｍ　（Ｍは整数）ライン分の画像データを記憶する画
像データ記憶手段と、該画像データ記憶手段から出力さ
れた画像データを、例えば感熱記録装置に出力される記
録データに変換する画像データ変換手段と、前記画像デ
ータ記憶手段の画像データの入出力を制御するメモリ制
御手段を備えると共に、前記画像データ変換手段で変換
された記録データを記憶する記録データ記憶手段を有し
たものである。

さらに上記画像データ記憶手段に記憶される画像データ
の階調数はｎ　（ｎ＞１）階調であり、メモリ制御手段
は画像データをｍ（ｎ＞ｍ＞０）階調毎に、または１ラ
イン毎に前記記録データ記憶手段に記憶させる制御を行
うようにしたものである。

〔作用〕

メモリ制御手段は画像データ記憶手段に記憶されている
画像データを読み出し、画像データ変換手段に出力する
。画像データ変換手段は入力した画像データを記録デー
タに変換する。メモリ制御手段は例えば、画像データを
ｍ階調毎に、または１ライン毎に前記記録データ記憶手
段に記憶させる制御を行う。記録時には記録データ記憶
手段に記憶されている記録データが例えば感熱記録装置
等の記録装置に出力される。

〔実施例〕

以下本発明の実施例を図面を参照して詳細に説明する。

第１図は本発明の第１の実施例であるビデオプリンタの
画像処理回路の全体構成を示すブロック図である。

図において１はシステムコントローラ、２はフレームメ
モリ、３はフレームメモリ制御回路、４はラインメモリ
　（画像データ記憶手段）、５はマツプメモリ（記録デ
ータ記憶手段）、６はラインマツプメモリ制御回路、７
は感・熱ラインヘッド、８はヘッド通電制御回路（メモ
リ制御手段）、１１は同期信号分離回路、１２はアナロ
グ前処理回路、１３はアナログ／ディジタル変換器（以
下Ａ／Ｄと略記する−（）内に簡略記号で付記したもの
は以下同様）、１４はディジタル／アナログ変換器（Ｄ
／Ａ）　、１５はアナログ後処理回路、１６はエンコー
ダである。

まずビデオプリンタの画像処理回路の全体の動作を説明
する。

ビデオ信号が同期信号分離回路１１に入力すると、同期
信号分離回路１１は入力信号から同期信号を分離してフ
レームメモリ制御回路３とラインマツプメモリ制御回路
６に送る。アナログ前処理回路１２では同期信号が分離
されたコンポジットビデオ信号（またはＹ／Ｃビデオ信
号）を輝度・色差信号に変換し、クランプ、映像ゲイン
コントロール等の画像処理を行ない、Ａ／Ｄ１３に出力
する。Ａ／Ｄ１３では映像信号をディジタル信号に変換
しフレームメモリ２に出力する。

一方、同期信号分離回路１１で分離された同期信号はフ
レームメモリ制御回路３に入力され、フレームメモリ制
御回路３では同期信号を基にフレームメモリ制御信号が
生成されフレームメモリ２に出力される。システムコン
トローラｌはフレームメモリ制御回路３へのメモリ要求
信号を出力する。

フレームメモリ２はフレームメモリ制御回路３からの制
ｍ信号を受けて、Ａ／Ｄ１３からのディジタル画像デー
タを１フレ一ム分（１フイ一ルド分でも良い）を記憶す
る。フレームメモリ２からは記憶した画像データがＤ／
Ａ１４に出力される。

Ｄ／Ａ１４はディジタル画像信号をアナログ変換し、ア
ナログ後処理回路１５に出力する。アナログ後処理回路
１５ではＤ／Ａ　１４からのＹ−Ｃ画像信号のコントラ
スト、色差等の調節を行なった後、Ｒ（レッド）、Ｇ（
グリーン）、Ｂ（ブルー）の三色画像信号に変換してエ
ンコーダ１６に送り、エンコーダ１６からはビデオ信号
として例えばモニタＴＶに出力される。

また、感熱ラインヘッド７で画像記録を行う場合は、例
えばイエロー、マゼンダ、シアンの順番で画像記録され
るとすると、アナログ前処理回路１２からはイエロープ
リント時にはＢ信号、マゼンダプリント時はＧ信号、シ
アンプリント時はＲ信号がそれぞれＡ／Ｄ１３に送られ
る。Ａ／Ｄ　１３はそれぞれＲ，Ｇ、Ｂの画像信号をラ
インメモリ４に出力し、ラインメモリ４は画像の４１４
ラインの画像データを記憶すると共に、ラインマツプメ
モリ制御回路６から出力されるラインメモリ取込クロッ
ク（ＣＫ）　、その他の制御信号によって制御されて１
ラインの画像データをマツプメモリ５に出力する。この
時の画像データはラインメモリ４の画像データを感熱ラ
インヘッド７に送るのに適したデータ形態にした画像デ
ータ（以下、通電データと言う）に変換して出力される
。マツプメモリ５は入力した通電データを記憶する。

マツプメモリ５から出力された１ライン通電データはヘ
ッド通電制御回路８に送られ、さらにヘッド通電制御回
路８からは感熱ラインヘッド７の階調毎の通電時間を決
めるヘッドストローブ信号等の制御信号と共に感熱ライ
ンヘッド７に送られる。

こうして−色の縦１ライン分の記録動作が行なわれる。

上記動作の繰返しによってｎ５４２分の記録動作が行わ
れ、さらに他の色、即ちマゼンタ、シアンの記録が行わ
れ一連の記録動作が終了する。

ところで、入力画像がＮＴＳＣ信号であって、フレーム
メモリ２に記憶されている画像データをエンコーダ１６
を介してモニタＴＶに出力しながらラインメモリ４に送
出する場合には、リアルタイムでフレームメモリ２から
出力する画像データを縦１９４７分サンプリングしてマ
ツプメモリ５に取り込まなければならない。１ラインを
記録するのに１フレ一ム分の時間を要する場合は１フレ
一ム期間に１ラインの画像データをサンプリングすれば
良く、ラインメモリ４は書き込み用に１ライン分と、読
み出し用に１ライン分の容量を持っていれば良い。もし
もマツプメモリ５をラインメモリ４として利用する場合
には、必要なメモリ容量は、 ５１２（ドツト）Ｘ２５６（階調）×２（ライン）＝２
６２１４４　ｂ　ｉ　ｔとなる。

本実施例は１フレ一ム期間に４ラインの記録を行なうビ
デオプリンタであり、ラインメモリ４は書き込み用に４
ライン、読み出し用に４ライン分のメモリ容量を有して
いる。第２図は書き込み時のフレームメモリ２から読み
出した画像データとライン記録開始信号のタイミングチ
ャート、第３図はマツプメモリ５の通電データの記憶状
態の例を示した模式図である。

第２図に示すＡの期間に１ライン目から４ライン目の通
電データをマツプメモリ５に書き込み、それに続くＢ期
間にＡ期間に書き込んだ通電データに従って記録する。

第３図は第２図のＢ期間におけるマツプメモリ５の記憶
状態を示したものであり、横方向に各ラインとライン毎
の階調数が、縦方向に１ラインのドツト位置が表されて
いる。

右側４ラインが記録データ読み出しエリア、左側４ライ
ンが書き込みエリアとなっている。なお、第３図におい
て１と表示された番地以外の番地にはＯが書き込まれて
いる。このように数ライン分のマツプメモリを持つ高速
ビデオプリンタにおいてはかなり大きな容量のメモリを
必要とする。

第４図はフレームメモリ２から出力したリアルタイムの
画像データを４ライン分サンプリングし、ラインメモリ
４へ画像データを取り込む際のＣＫを発生させるライン
メモリ取込ＣＫ発生回路のブロック図、第５図は画像デ
ータおよびラインメモリ取込ＣＫの出力タイミングを示
したタイミングチャートである。

第４図において６０１はラインクロック発生回路（ＬＣ
ＫＧ）　、６０２は一致回路、６０３はラインカウンタ
（ＬＣＴ）　、６０４はサンプリングクロックカウンタ
（ＳＣＫＣＴ）である。

ラインメモリ取込ＣＫ発生回路の動作を説明する。

ＬＣＴ６０３は１ラインの記録時に１個入力するライン
スタート信号をカウントし、そのカウント値を一致回路
６０２に送る。５ＣＫＣＴ６０４はフレームメモリ７か
らの画像データの出力の周期と同様の周期のＳＣＫをカ
ウントし、カウント値を一致回路６０２に送る。−数回
路６０２はＬＣＴ６０３のカウント値と５ＣＫＣＴ６０
４のカウント値が一致した時に一致出力をＬＣＫＧ６０
１に送る。ＬＣＫＧ６０１は一致回路６０２からの一致
出力をトリガに４個のラインメモリ取込ＣＫを発生する
。

第５図に示すようにＮフレーム目のラインメモリ取込Ｃ
Ｋに対して、Ｎ＋１フレーム目のラインメモリ取込ＣＫ
の出力タイミングはＮフレーム目の４個目のパルス出力
直後に１個目の出力パルスが発生するように制御される
。

第６図はラインメモリ４およびマツプメモリ５の画像デ
ータの書き込みと読み出しの制御を行うラインマツプメ
モリ制御回路６の内部回路を示すブロック図、第７図は
ラインメモリ４およびマツプメモリ５の内部の画像デー
タの記憶状態を示す模式図である。

第６図において６０はラインメモリ制御回路、６１は通
電データ変換回路（画像データ変換手段）、６２はマツ
プメモリ制御回路である。なお、以下に説明する図にお
いて同一の符号で示すものは同一の回路要素を表す。本
実施例はメモリを画像データの形で記憶するラインメモ
リと、感熱ラインヘッド７に出力される通電データの形
で記憶するマツプメモリに分離したことを特徴とする。

第６図に示した回路の動作を第７図を参照して説明する
。ラインメモリ制御回路６０はシステムコントローラ１
からの制御信号を受けて４ラインの画像データをライン
メモリ４が取り込むように制御する制御信号をラインメ
モリ４に送出する。

ラインメモリ４は１ドツトの画像データを８ｂｉｔ（２
５６階調データ）の階調数で記憶する。次にラインメモ
リ制御回路６０はラインメモリ４から１ライン分の画像
データを通電データ変換回路６１に出力させる。通電デ
ータ変換回路６１は８ｂｉｔで構成された１ライン分の
画像データを通電データの形に変換し、Ｎ階調骨の通電
データをマツプメモリ制御回路６２を介してマツプメモ
リ５に転送する。

マツプメモリ５への書き込みが開始されると、まず第７
図に示したＣエリアに通電データを記憶する。続いてラ
インメモリ４から１ライン分の画像データを読み出し、
マツプメモリ５のＤエリアに記憶する。Ｃエリアには１
からＮ／２階調までの通電データ、Ｄエリアには（Ｎ／
２）＋１階調からＮ階調までの通電データを記憶する。

ラインメモリ４からの読み出し動作と同期して、マツプ
メモリ５のＣエリアの通電データを１階調毎に読み出し
、感熱ラインヘッド７による記録動作を開始する。マツ
プメモリ制御回路６２は記録階調数がＮ階調に達する前
にマツプメモリ５のＤエリアへの通電データの書き込み
が終了するように制御する。なお、本実施例ではマツプ
メモリ５を２つに分けてＮ階調の通電データをＮ／２階
調毎に記憶する方式を採用したが、マツプメモリ５の分
割数は幾つであっても良い。

次にラインメモリ制御回路６０とマツプメモリ制御回路
６２の内部のアドレス発生回路について説明する。第８
図は上記アドレス発生回路のブロック図を示したもので
ある。

第８図において、６０５はラインメモリアドレスセレク
タ（ＬＭＡＳＬ）　、６０６はラインメモリライトアド
レス発生回路（ＬＭＷＡＧ）　、６０７はラインメモリ
リードアドレス発生回路（ＬＭＲＡＧ）、６２８はマツ
プメモリアドレスセレクタ（ＭＭＡＳＬ）　、６２９は
マツプメモリライトアドレス発生回路（ＭＭＷＡＧ）　
、６３０はマツプメモリリードアドレス発生回路（ＭＭ
ＲＡＧ）、６３はデコーダ、６４は階調カウンタである
。

上記アドレス発生回路の動作を説明する。

画像データをラインメモリ４に記憶する場合には、まず
ＬＭＷＡＧ６０６はＬＭＡＳＬ６０５を介してラインメ
モリ４のライトアドレスをラインメモリ４に送出する。

ラインメモリ４はライトアドレスを受信して４ラインの
画像データを記憶する。

通電データをマツプメモリ５に記憶する場合には、通電
データリードライトＣＫによってＬＭＲＡＧ６０７とＭ
ＭＷＡＧ６２９からアドレスデータを同時に発生させる
。即ち、ＬＭＲＡＧ６０７はＬＭＡＳＬ６０５を介して
ラインメモリリードアドレスをラインメモリ４に送出し
、ＭＭＷＡＧ６２９はＭＭＡＳＬ６２Ｂを介しマツプメ
モリライトアドレスをマツプメモリ５に送出する。

階調カウンタ６４はこの時の１階調終了信号をカウント
しそのカウント値をデコーダ６３に送出し、デコーダ６
３は上記カウント値からＮ／２階調終了信号を生成し、
ＬＭＲＡＧ６０７とＭＭＷＡＧ６２９に送出すると共に
、画像データリードライ）ＣＫ発生回路（図示せず）に
送出する。こうして０階調からＮ／２階調までの通電デ
ータのマツプメモリ５への記憶を終了する。

Ｎ／２階調までの通電データの記憶が終了すると、ＭＭ
ＲＡＧ６３０はマツプメモリ５のリードアドレスをＭＭ
ＡＳＬ６２Ｂを介してマツプメモリ５に送出する。こう
してマツプメモリ５から１階調ずつ通電データに変換さ
れた画像データを感熱ラインヘッド７に転送する。

マツプメモリ５の画像データのリード動作が開始される
と、今度は（Ｎ／２）＋１諧調から前記した、ラインメ
モリ４からマツプメモリ５への画像データ転送動作を行
ない、Ｎ階調までの画像データを通電データの形でマツ
プメモリ５に書き込む。以後、同様にしてＮ／２階調毎
に画像データを通電データの形にしてマツプメモリ５か
ら感熱ラインヘッド７に転送することができる。

本実施例によればマツプメモリ５は１ライン分の容量を
持てば良く、数ラインのマツプメモリを有する場合に較
べてメモリコストが少ないという効果がある。

第９図から第１２図はマツプメモリ５に記憶された通電
データに基づいて画像記録を行う回路の詳細な構成およ
びその動作を示す図であり、以下これらの図を参照して
説明する。

第９図はマツプメモリ５の画像データの書き込み、読み
出しを行うラインマツプメモリ制御回路６の内部回路を
示したブロック図、第１０図はこれらの回路の入出力信
号のタイミングチャート、第１１図はマツプメモリ５の
通電データの記憶状態を仮想的に示した模式図、第１２
図はマツプメモリ５に具体的な通電データが記憶された
状態を示した図である。ただし、第１０図のタイミング
チャートは説明を簡単にするためにマツプメモリ５のア
ドレスを８×８として表したものであり、第１１図にお
いてＸ軸は縦方向アドレスＡＲ，ｙ軸は横方向アドレス
ＡＣ，ｚ軸は記憶内容（白部分は記憶内容１）をそれぞ
れ示したものであり、縦方向アドレスＡＲは感熱ライン
ヘッド７のドツト番号、横方向アドレスＡＣは通電時間
（階調）にそれぞれ対応している。

第９図において７０は記録用発熱体、７１はラッチ、７
２はシフトレジスタ、６２０はデータ書き込み選択スイ
ッチ（ＤＷＳＷ）　、６２１は第１データスイツチ（Ｉ
ＤＳＷ）　、６２２はアドレス切り換えスイッチ（ＡＳ
Ｗ）　、６２３は第２データスイツチ（２ＤＳＷ）　、
６２４は排他的オア（ＥＸ−ＯＲ）ゲート、６２５は書
き込み回路、６２６は順次アドレス回路、６２７はライ
ト／リード（Ｗ／　Ｒ）制御回路である。本実施例では
マツプメモリ５は汎用のダイナミック・ランダムアクセ
スメモリ　（Ｄ−ＲＡＭ）で構成されている。

まずマツプメモリ５への画像データの書き込みが行われ
る。Ｗ／Ｒ制御回路６２７はＩＤ５Ｗ６２１をＷ側、Ａ
ＳＷ６２２をＲ側、およびＤＷＳＷ６２０をＬ側に倒す
ように制御する。次にＩＤ５Ｗ６２１、ＤＷＳＷ６２０
を介して０のデータをマツプメモリ５のデータＩ１０に
入力させる。

マツプメモリ５のアドレス端子にはＡＳＷ６２２を介し
、順次アドレス回路６２６のアドレスデータを入力させ
る。またマツプメモリ５にはライト状態を指令するＷ／
Ｒ信号を送りライト状態にする。こうしてまず最初にマ
ツプメモリ５の全面に０を書き込む（第１０図の消去期
間に対応する）。

次に画像データをマツプメモリ５に書き込む。

即ち、Ｗ／Ｒ制御回路６２７はＡＳＷ６２２をＷ側、Ｄ
ＷＳＷ６２０をＬ側に倒し、書き込み回路６２５から出
力された通電データをマツプメモリ５のロウアドレスに
送る。書き込み回路６２５はカラムアドレスを順次カウ
ントアツプする。これによりマツプメモリ５には感熱ラ
インヘッド７に転送される状態の画像データを書き込む
ことができる（第１０図の書き込み期間に対応する）。

通電データは０階調からＮ階調までのデータの変化点を
１とした画像データとして記憶される。この動作を１ラ
インＬドツト分繰り返す。

次にマツプメモリ５からの通電データの読み出しと感熱
ラインヘッド７への転送動作を説明する。

Ｗ／Ｒ［？Ｍ路６２７はＩＤ５Ｗ６２１およびＡＳＷ６
２２をＲ側に倒し、マツプメモリ５に順次アドレス回路
６２６のアドレスデータを入力する。マツプメモリ５か
ら１階調毎に読み出された通電データはＥＸ−ＯＲゲー
ト６２４に出力される（第１０図の読み出し期間のロウ
アドレスＯに対応する）。

まずＯ階調のデータ転送時は、ｗ　／　Ｒ＊ＪｗＡ回路
６２７は２ＤＳＷ６２３をＨ側に倒し、感熱ラインヘッ
ド７内のシフトレジスタ７２に全部１のデータを転送す
る。１階調目のデータ転送時は２ＤＳＷ６２３をＲ側に
倒す。つまりシフトレジスタ７２にＥＸ−ＯＲゲート６
２４の出力データを入力させる。さらにＥＸ−ＯＲゲー
ト６２４にはシフトレジスタ７２の出力を入力させる。

従ってシフトレジスタ７２にはマツプメモリ５からの通
電画像データが０の時には１が送られ、１の時には０が
送られる。１度シフトレジスタにデータＯを転送すると
、マツプメモリ５からはｌラインプリント中にデータ１
は送られて来ないので次の階調からは全てデータはＯと
なり通電が停止する（第１１図の１階調目の矢印Ｘに相
当する）、上記読み出し動作をＮ階１１（第１１図では
６４階調）繰り返すことによって１ラインの記録動作を
終了する。

ビデオプリンタが第１２図のように画像の斜線部分の１
ラインの４階調目を記録する場合は、マツプメモリ５の
Ｅのラインの通電データをドツト方向に１ライン読み出
しＥＸ−ＯＲゲート６２４を介して感熱ラインへラド７
のシフトレジスタ７２へ転送する。前記の説明のように
ＥＸ−ＯＲゲート６２４にはシフトレジスタ７２の出力
を入力するのでＩ（ＨＩＧＨ＞の通電データが出力され
たドツトはその階調以降はヘッドの通電は終了する。

次に本発明の第２の実施例を説明する。

本実施例は第１の実施例のビデオプリンタにおいて、マ
ツプメモリ５をシリアルアクセスメモリ（ＳＡＭ）を含
んだデュアルポートメモリ　（ＤＰＭ）で構成したメモ
リ構成とすると共に、画像データに補正処理等のデータ
加工を施した点に特徴がある。

第１３図はラインマツプメモリ制御回路６の内部回路の
ブロック図、第１４図はラインマツプメモリ制御回路６
の画像データの書き込み、読み出しを制御する回路を詳
細に示したブロック図、第１５図は第１４図に示した回
路の入出力信号のタイミングチャートをそれぞれ示した
ものである。

第１３図において６５は熱履歴補正回路、６６は補間処
理回路、第１４図において９０はスリーステートスイッ
チ（ＴＳＳＷ）　、９１および９２はそれぞれＩＤ５Ｗ
および２ＤＳＷ、９３はＥＸ−ＮＯＲゲート、９４はＮ
ＡＮＤゲート、９５はＳＡＭシフトクロック生成回路（
ＳＡＭＳＣＫＧ）、９７はＷ／Ｒタイミング制御回路、
９８は書き込みラインカウンタ、９９は入力データラッ
チである。

本実施例は第１３図のように画像データを通電データに
変換する際に熱履歴の補正や補間処理のデータ加工を行
なうようにしたものであり、必要に応じて色補正などの
データ加工処理も付加することができる。

まずマツプメモリ　（ＤＰＭ）５全部に０を書き込む動
作を説明する。

Ｗ／Ｒタイミング制御回路９７はＩＤ５Ｗ９１をＤ側に
、２ＤＳＷ９２をＣ側に倒す。ＴＳＳＷ９０はＤＰＭ５
のシリアルＩ１０がＧＮＤに接続するように切り替える
。最初にＳＡＭＳＣＫＧ９５で生成したＳＡＭＳＣＫに
より、ＤＰＭ５のシリアルＩ１０からＯデータをＳＡＭ
に取り込む。

次に順次アドレス回路６２６からアドレスデータを送す
、ＳＡＭのＯのデータを順次ＤＰＭＳ内のＲＡＭに取り
込む（第１５図における消去期間に対応する）。こうし
てＤＰＭ５のデータは全て０となる。

次にＤＰＭ５への通電データの書き込み動作を説明する
。

Ｗ／Ｒタイミング制御回路９７は２ＤＳＷ９２をＷ側に
倒す。書き込みラインカウンタ９８は通電データが入力
する毎に書き込みＣＫを１偏愛は取りカウントアツプす
る。入力データラッチ９９は通電画像データをラッチし
ＩＤ５Ｗ９１および２ＤＳＷ９２を介してＤＰＭ５のア
ドレス入力端子に送出する。この時ＩＤ５Ｗ９１はＤＰ
Ｍ５がＲＡＳ入力時にはＣ側、ＣＡＳ入力時にはＤ側を
選択するように制御される。こうしてＤＰＭ５のＲＡＭ
内に通電データが書き込まれる（第１５図の書き込み期
間に対応する）。

次に通電データの読み出し動作について説明する。

読み出し動作はまず第１５図のＦに示すタイミングで１
ライン０階調目の通電データをＳＡＭに転送する。次に
１階調目の通電データをＳＡＭに転送するために、Ｗ／
Ｒタイミング制御回路９７はＩＤ５Ｗ９１をＤ側、２Ｄ
ＳＷ９２をＲ側に選択させる。ＴＳＳＷ９０はＤＰＭ５
のシリアルＩ１０とＧＮＤを切り離すように切り換えさ
せる。

続いて第１５図のＧに示すタイミングでＳＡＭＳＣＫＧ
９５から１ライン分のＳＣＫをＤＰＭ５に送出させる。

この動作を１ラインのＯｌｉｔ調目からＮ階調目まで繰
り返すことによって１ラインの通電データを感熱ライン
へラド７に送出し、１９４７分の画像記録を行う。

第１６図はＤＰＭ５および感熱ラインヘッド７の内部回
路を示した模式図である。

図において、５１１，５１２，５１３，５１４はＤＰＭ
ＩＯ内の２５６Ｘ２５６の記憶要素から成るＲＡＭ、５
２１，５２２，５２３，５２４はそれぞれＲＡＭ５１１
，５１２，５１３，５１４に対応するＳＡＭ、６４１，
６４２はＥＸ−ＯＲゲート、７２１，７２２は感熱ライ
ンヘッド７内のシフトレジスタである。本実施例ではＤ
ＰＭ５は２５６Ｋｂｉｔ、４ｂｉｔ構成のものを用いて
いるが他のメモリ構成のものでも全く同様の回路で構成
できる。

第１６図によりＤＰＭ５の内部における通電データの記
憶状態および通電データの流れを更に説明する。入力画
像の斜線で示した部分の１ラインの画像データを、図示
したＲＡＭ内イメージのようにＲＡＭ５１１およびＲＡ
Ｍ５１２に分割して書き込む。ＲＡＭ５１１，５１２に
書き込まれた画像データは１階調毎にそれぞれＳＡＭ５
２１゜ＳＡＭ５２２に転送される。次にＳＡＭ５２１゜
ＳＡＭ５２２に記憶された画像データはＥＸ−ＯＲゲー
ト６４１および６４２を介してシフトレジスタ７２１お
よび７２２に送られる。

次に本発明の第３の実施例を説明する。

本実施例は第１の実施例のラインメモリ４とマツプメモ
リ５を１つのメモリ構成とした点に特徴がある。

第１７図はラインマツプメモリ制御回路６の内部回路お
よびその周辺回路の構成を示したブロック図である。図
において９はラインマツプメモリである。

第１７図に示した回路の動作は第１の実施例の動作と殆
ど変わらないが、１つのメモリをラインメモリとマツプ
メモリの両方のメモリとして利用するために、後述する
ようにメモリの書き込み、読み出しタイミングに工夫が
必要となる。

第１８図はラインマツプメモリ９の内部の記憶状態を表
す模式図であり、図に示すようにラインマツプメモリ９
の一部をＭラインのラインメモリとして使用し、残りを
２つのエリアＨおよびＴから成るマツプメモリとして使
用する。

以下、ラインマツプメモリ制御回路６によるラインマツ
プメモリ９の制御タイミングについて説明する。

第１９図はラインマツプメモリ９の制御タイミングを決
定するタイミング信号を生成するタイミング信号生成回
路を示すブロック図、第２０図はタイミング信号生成回
路の入出力信号のタイミングチャートである。第１９図
において６７はデコーダ群、６８はスロットタイミング
発生カウンタである。

タイミング信号生成回路の動作を説明する。

スロットタイミング発生カウンタ６８はマスターＣＫを
受信してカウントし、カウント値をデコーダ群６７に送
出する。デコーダ群６７はＯデコードでラインメモリラ
イトスロット信号を出力する。同様に１デコードでライ
ンメモリリードスロット信号を、２デコードでマツプメ
モリライトスロット、３デコードでマツプメモリリード
スロット、４デコードでリフレッシュスロットを出力す
る。ラインマツプメモリ９は上記のスロット信号を受信
した時に指定された書き込み、読み出しおよびリフレッ
シュ動作を行なう。

次に本発明の第４の実施例を説明する。

本実施例は前実施例においてラインメモリからマツプメ
モリへのデータ転送を１ライン毎に行なうようにした点
に特徴がある。

第２１図はラインマツプメモリ制御回路６におけるアド
レスデータ生成回路を示すブロック図、第２２図はライ
ンマツプメモリ９における画像データの記憶状態を示す
模式図である。第２１図において、６９はラインマツプ
アドレスセレクタである。

第２２図に示すようにメモリの構成はマツプメモリ部分
としてリード用エリアＪおよびライト用エリアにのそれ
ぞれ１ラインずつのメモリを有している。

アドレスデータ生成回路の動作は第１の実施例とほぼ同
様であり、相違点はＬＭＲＡＧ６０７とＭＭＷＡＧ６２
９のリセット信号としてラインプリントスタート信号を
使用した点にある。これによりマツプメモリへの通電デ
ータの記録は１ライン毎に行なわれることになる。

本実施例によれば画像データを通電データとしてマツプ
メモリへ記録する過程が１ラインについて１回で済むの
で、ラインメモリ部分エリアおよびマツプメモリエリア
へのアクセス回数が少なくなり、より高速記録に適する
という効果がある。

〔発明の効果〕

以上説明したように本発明によれば、画像データを記録
装置に出力する形態に変換した記録データを記憶する記
録データ記憶手段を有するので、記録データ記憶手段か
ら出力される記録データをそのまま画像記録装置に転送
する事ができ、画像記録の高速化に容易に対応できる。

また、記録データを記録データ記憶手段に記憶させる際
の階調数を画像データの階調数より少なくしたり、１ラ
イン毎に記憶させるようにしたものにあっては、メモリ
のアクセス回数が減少して、より高速画像記録に適した
ものとなる。

【図面の簡単な説明】

図面は全て本発明の実施例に係るものであって、第１図
は本発明の第１の実施例であるビデオプリンタの画像処
理回路の全体構成を示すブロック図、第２図は書き込み
時のフレームメモリから読み出した画像データとライン
記録開始信号のタイミングチャート、第３図はマツプメ
モリの通電データの記憶状態の例を示した模式図、第４
図はラインメモリ取込ＣＫ発生回路のブロック図、第５
図は画像データおよびラインメモリ取込ＣＫのタイミン
グチャート、第６図はラインマツプメモリ制御回路の画
像データの書き込みと読み出しの制御を行う内部回路を
示すブロック図、第７図はラインメモリおよびマツプメ
モリの内部の画像データの記憶状態を示す模式図、第８
図はアドレス発生回路のブロック図、第９図はラインマ
ツプメモリ制御回路の通電データの書き込み、読み出し
を行う内部回路を示したブロック図、第１０図は上記回
路の入出力信号のタイミングチャート、第１１図はマツ
プメモリの通電データの記憶状態を仮想的に示した模式
図、第１２図はマツプメモリに具体的な通電データが記
憶された状態を示した説明図、第１３図は本発明の第２
の実施例に係るラインマツプメモリ制御回路の内部回路
のブロック図、第１４図はラインマツプメモリ制御回路
の画像データの書き込み、読み出しを制御する回路を詳
細に示したブロック図、第１５図は上記回路の入出力信
号のタイミングチャート、第１６図はマツプメモリおよ
び感熱ラインヘッドの内部回路を示した模式図、第１７
図は本発明の第３の実施例に係るラインマツプメモリ制
御回路の内部回路およびその周辺回路の構成を示したブ
ロック図、第１８図はラインマツプメモリの内部の記憶
状態を表す模式図、第１９図はラインマツプメモリの制
御タイミング信号を生成するタイミング信号生成回路を
示すブロック図、第２０図はタイミング信号生成回路の
入出力信号のタイミングチャート、第２１図は本発明の
第４の実施例に係るラインマツプメモリ制御回路におけ
るアドレスデータ生成回路を示すブロック図、第２２図
はラインマツプメモリにおける画像データの記憶状態を
示す模式図である。 〔符号の説明〕 １・・・システムコントローラ、２・・・フレームメモ
リ、３・・・フレームメモリ制御回路、４・・・ライン
メモリ、５・・・マツプメモリ、６・・・ラインマツプ
メモリ制御回路、７・・・感熱ラインヘッド、８・・・
ヘッド通電制御回路、１１・・・同期信号分離回路、１
２・・・アナログ前処理回路、１３・・・アナログ／デ
ィジタル変換器、１４・・・ディジタル／アナログ変換
器、１５・・・アナログ後処理回路、１６・・・エンコ
ーダ。 第４図 ２トニ−く回　　τ訃、−４回 軸゛ 蜀 亀　　　　　　　　　巨 」 −Ｌ≧−一 ＋ｆ＠　　　　　　　　　　　　　　　　　　巨第１８
図 一一一夏旦一一一一 第１９図

Claims (1)

1. 【特許請求の範囲】 １、Ｍ（Ｍは整数）ライン分の画像データを記憶する画
   像データ記憶手段と、該画像データ記憶手段から出力さ
   れた画像データを記録データに変換する画像データ変換
   手段と、前記画像データ記憶手段の画像データの入出力
   を制御するメモリ制御手段を備えた記録画像出力回路に
   おいて、前記画像データ変換手段で変換された記録デー
   タを記憶する記録データ記憶手段を有することを特徴と
   する記録画像出力回路。 ２、請求項１の記載において、画像データ記憶手段に記
   憶される画像データの階調数はｎ（ｎ＞１）階調であり
   、メモリ制御手段は画像データをｍ（ｎ＞ｍ＞０）階調
   毎に前記記録データ記憶手段に記憶させる制御を行うこ
   とを特徴とする記録画像出力回路。 ３、請求項１の構成において、メモリ制御手段は画像デ
   ータを１ライン毎に前記記録データ記憶手段に記憶させ
   る制御を行うことを特徴とする記録画像出力回路。 ４、請求項１の記載において、記録データは感熱記録装
   置に出力される記録データであることを特徴とする記録
   画像出力回路。