JPH04184795A - 半導体記憶装置とそのデータ書き込み及び読み出し方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 半導体記憶装置とそのデータ書き込み及び読み出し方法
に関し、 データ書き込みの短縮を図ることができることを目的と
し、 列デコーダのビット線に対して新たに設けた１つ追加ビ
ット線と、その追加ビット線と行デコーダの各ワード線
との間にそれぞれ設けた追加メモリセ、ルと、前記各ワ
ード線毎に、ワード線と各ビット線との間に設けられた
メモリセルに書き込まれるデータが全て同じであって、
その状態から書き込み処理動作を必要とするデータかど
うかを判定する判定回路と、前記判定回路がワード線に
対する各ビット線に設けた各メモリセルが全て同じデー
タのとき、それらメモリセルにそのデータを書き込むこ
となくそのワード線上の前記追加メモリセルにそのデー
タを書き込む書き込み回路と、前記各ビット線から選択
されたビット線のデータと前記追加ビット線のデータと
の論理和を出力する出力回路とを設けた構成とした。

［産業上の利用分野］ 本発明は半導体記憶装置とそのデータ書き込み及び読み
出し方法に関するものである。

近年、メモリの大容量化に伴いＥＰＲＯＭ等のメモリへ
のデータ書き込み時間は長くなっている。

そのため、データ書き込み時間の短縮化を図る必要性が
でてきている。

［従来の技術］ 従来、ＥＰＲＯＭのデータ書き込み及び読み出しは例え
ば第７図に示すように、列デコーダ５０が８ビットアド
レス信号の下位４ビツトのデータに基づいて所定のビッ
ト線Ｂを選択し、行デコーダ５１がアドレス信号の上位
４ビツトのデータに基づいて所定のワード線Ｗを選択す
ると、セルアレイＳＡ中の選択されたワード線Ｗとビッ
ト線Ｂとの間に設けられたメモリセルＭＳが選択される
。

そして、データを書き込む場合、ライトイネーブル信号
に基づいて書き込み回路５２が書き込みデータを入力し
、前記アドレス信号に基づいて選択されたメモリセルＭ
Ｓにデータを書き込むことになる。反対に、データを読
み出す場合にはアウトプットイネーブル信号に基づいて
センスアンプ５３を介してアドレス信号に基づいて選択
されたメモリセルＭＳに書き込まれたデータが読み出さ
れるようになっている。

そして、各メモリセルＭＳにデータの書き込み方法とし
ては、アドレスが変わる毎に順次データを書き込む１バ
イト・プログラム方式と、４バイトのデータをチップ内
部に一時記憶させておいて同時に書き込む４バイト・プ
ログラム方式等があった。

［発明が解決しようとする課題］ しかしながら、メモリの大容量化に伴いこれら方法では
データ書き込み時間は長くなってきている。

本発明は上記問題点を解消するためになされたものであ
って、その目的はデータ書き込みの短縮を図ることがで
きる半導体記憶装置とそのデータ書き込み及び読み出し
方法を提供することにある。

［課題を解決するための手段］ 第１図は本発明の原理説明図である。

行デコーダｌの複数のビット線Ｂと列デコーダ２の複数
のワード線Ｗとの間にそれぞれメモリセルＳが設けられ
ている。そして、該列デコーダ２のビット線Ｂに対して
新たに設けた１つの追加ビット線Ｂａが設けられ、前記
行デコーダ１の各ワード線Ｗと追加ビット線Ｂａとの間
にそれぞれ追加メモリセルＳａが設けられている。そし
て、前記メモリセルＳと追加メモリセルＳａとによりメ
モリセルアレイＳＡが構成されている。

前記各ワード線Ｗ毎に、ワード線Ｗと各ビット線Ｂとの
間のメモリセルＳに書き込こむデータが全て同じであっ
て、その状態から書き込み処理動作を必要とするデータ
かどうかを判定する判定回路５が書き込み回路３に接続
され、この書き込み回路３はビット線Ｂ及び追加ビット
Ｂａに接続されている。各ビット線Ｂにはそれぞれトラ
ンスファーゲートＴＧが設けられ、列デコーダ２によっ
て所定のトランスファーゲートＴＧがオンし、所定のビ
ット線Ｂが選択される。

前記書き込み回路３は判定回路５からの判定信号に基づ
いてワード線Ｗに対する各ビット線Ｂに設けた各メモリ
セルＳに書き込むデータが全て同じデータのとき、それ
らのメモリセルＳにそのデータを書き込むことなく、そ
のワード線Ｗ上の前記追加メモリセルＳａにデータを書
き込む。

更に、前記各ビット線Ｂ及び追加ビット線Ｂａは出力回
路４に接続され、各ビット線Ｂから選択されたビット線
Ｂのデータと前記追加ビット線Ｂａのデータとの論理和
を出力する。

［作用］ 行デコーダｌはアドレス信号に基づいて所定のワード線
Ｗを選択する。そして、列デコーダ２はアドレス信号に
基ついて所定のビット線Ｂを選択するために、所定のト
ランスファーゲートＴＧをオンさせてセルアレイＳＡ中
の所定のメモリセルＳを選択する。

そして、判定回路５はワード線Ｗ毎にワード線Ｗと各ビ
ット線Ｂとの間に設けられたメモリセルＳに書き込まれ
るデータが全て同じであって、その状態から書き込み処
理を必要とするデータかどうかを判定する。そして、ワ
ード線Ｗ毎にワード線Ｗと各ビット線Ｂとの間に設けら
れたメモリセルＳに書き込まれるデータが全て同じと判
定回路５が判断すると、書き込み回路３はそれらのデー
タをアドレス信号に基づいて順次メモリセルＳに書き込
むことなく、そのワード線Ｗ上の追加メモリセルＳａに
そのデータを書き込む。

又、ワード線Ｗ毎にワード線Ｗと各ビット線Ｂとの間に
設けられたメモリセルＳに書き込まれるデータが異なる
と判定回路５が判断すると、書き込み回路３はそれらの
データをアドレス信号に基づいて順次各ビット線Ｂ毎の
メモリセルＳに書き込む。

更に、出力回路４は行デコーダ１及び列デコーダ２によ
り選択されたメモリセルＳのデータと、該行デコーダｌ
により選択された追加メモリセルＳａのデータとの論理
和をとってデータを出力する。そのため、追加ビット線
Ｂａに設けた追加メモリセルＳａのデータが書き込まれ
た場合には、この追加メモリセルＳａのデータが出力回
路４から出力される。又、追加ビット線Ｂａに設けた追
加メモリセルＳａにデータが書き込まれていない場合に
は、各ビット線Ｂのうち選択されたビット線Ｂのメモリ
セルＳのデータが出力回路４から出力される。

従って、ワード線Ｗ毎のワード線Ｗと各ビット線Ｂとの
間に設けられたメモリセルＳに書き込まれるデータか全
て同じであって、その状態から書き込み処理動作を必要
とするデータの場合、ワード線Ｗ上の追加ビット線Ｂａ
に設けられた追加メモリセルＳａにデータを書き込むの
で、ワード線Ｗと各ビット線Ｂとの間のメモリセルＳ毎
にデータを書き込む必要がなくなり、データの書き込み
時間を短くすることかできる。

［実施例］ 以下、本発明を具体化した半導体記憶装置の一実施例を
第２図に従って説明する。

行デコーダＩＯにはワード線Ｗ１〜Ｗｎが設けられ、該
行デコーダ１０が８ビツトのアドレス信号の上位４ビツ
トのデータに基づいて所定のワード線Ｗ１〜Ｗｎを選択
する。又、前記ワード線Ｗ１〜Ｗｎに対しビット線Ｂ１
〜Ｂｎか設けられ、そのビット線Ｂｌ−Ｂｎに設けたト
ランスファーゲートＴＧのゲート端子が列デコーダ１１
に接続されている。

そして、前記列デコーダ１１によりトランスファーゲー
トＴＧがオン・オフ制御される。つまり、列デコーダ１
１が前記アドレス信号の下位４ビ・ソトのデータに基つ
いて所定のトランスファーゲートＴＧをオンさせて所定
のビット線Ｂ１〜Ｂｎを選択する。

そして、前記各ワード線Ｗ１〜Ｗｎと各ビ・ント線Ｂｌ
−Ｂｎとの間にはメモリセル（本実施例ではＥＰＲＯＭ
よりなる不揮発性メモリ）　Ｓｌｌ、　　Ｓ１２・・・
・・・Ｓｎｎがそれぞれ設けられている。又、前記ビッ
ト線Ｂ１〜Ｂｎに対して新たに１つの追加ビット線Ｂａ
が設けられ、該追加ビット線Ｂａと各ワード線Ｗｌ−Ｗ
ｎとの間にはそれぞれ不揮発性メモリ（ＥＰＲＯＭ）よ
りなる追加メモリセル５ａｌ−８ａｎが設けられている
。

そして、前記メモリセルＳｌｌ、　　Ｓ１２・・・・・
・Ｓｎｎ及び追加メモリセルＳａｔ〜Ｓａｎによりメモ
リセルアレイＳＡが構成されている。又、本実施例では
前記メモリセルＳｌｌ、　　Ｓ１２・・・・・・Ｓｎｎ
及び追加メモリセルＳａｌ〜Ｓａｎは、通常消去状態に
おいては論理値が「ｌ」であって論理値「０」となるデ
ータを書き込み可能な状態となっている。

各ビット線Ｂｌ−Ｂｎは前記トランスファーゲー）−Ｔ
Ｇを介してセンスアンプ１２及び書き込み回路１４にそ
れぞれ接続されるとともに、前記追加ビット線Ｂａはセ
ンスアンプ１３及び書き込み回路１４にそれぞれ接続さ
れている。そして、前記書き込み回路１４は検出回路１
５に接続されている。前記書き込み回路１４及び検出回
路１５には、各メモリセルＭＳに書き込むための入力デ
ータが人力されるようになっている。

更に、前記検出回路１５はｌワード線、例えばワード線
Ｗ１に対する各ビット線Ｂ１〜Ｂｎとの間に設けられた
メモリセルＭ１１．　Ｍ１２・・・・・・Ｍｉｎに書き
込むだけの入力データを一時的に記憶することができる
ようになっている。

前記検出回路１５は前記順次入力されてくるワード線Ｗ
ｌに対する各ビット線Ｂ１〜ＢｎのメモリセルＭ１１．
　Ｍ１２・・・・・・Ｍｉｎへの入力データを順次入力
し、そのワード線Ｗｌ上の各メモリセルＭｌｌ。

Ｍ１２・・・・・・Ｍｌｎへの入力データが全て「０」
であるか否かを判断する。そして、入力データが全て「
０」であると検出回路１５が判断すると、検出回路１５
は列デコーダ１１及び書き込み回路１４に無効化信号を
出力する。これにより、列デコーダ１１は無効化信号に
基づいてトランスファーゲートＴＧを強制的にオフして
アドレス信号に基づ（所定のビット線Ｂｌ−Ｂｎを選択
しないようになっている。

そして、書き込み回路１４は前記無効化信号に基づいて
追加ビット線Ｂａを選択して入力データを出力し、行デ
コーダｌＯにより選択されたワード線Ｗｌと追加ビット
線Ｂａとにより選択された追加メモリセルＳａｌに入力
データを書き込むようになっている。

更に、検出回路１５はワード線Ｗｌとビット線Ｂ１〜Ｂ
ｎとの間に設けられたメモリセルＭ１１゜Ｍ１２・・・
・・・Ｍｉｎに記憶する前記入力データが全て「０」で
ないと判断すると、検出回路１５は列デコーダ１１及び
書き込み回路１４に有効化信号を出力する。つまり、列
デコーダ１１はアドレス信号に基づいて所定のトランス
ファーゲートＴＧをオンして所定のビット線Ｂ１〜Ｂｎ
を選択し、書き込み回路１４は有効化信号に基づいてビ
ット線Ｂ１〜Ｂｎに入力データを出力する。そして、列
デコーダｌＯ及び行デコーダ１１により選択されたメモ
リセルＳｌｌ、　　Ｓ１２・・・・・・Ｓｉｎにデータ
を書き込むようになっている。

又、前記各ビット線Ｂ１〜Ｂｎはセンスアンプ１２に接
続されるとともに、前記追加ビット線Ｂａはセンスアン
プ１３に接続されている。前記センスアンプ１２．１３
にはｅｘｃｌｕｓｉｖｅ　ＮＯＲ回路（以下、単にＥＸ
ＮＯＲ回路という）１６が接続されており、センスアン
プ１２．１３に入力されるアウトプットイネーブル信号
に基づいてセルアレイＳＡから読み出されたデータを前
記ＥＸＮＯＲ回路１６に出力する。そして、ＥＸＮＯＲ
回路１６はセンスアンプ１２．１３から出力されたデー
タの排他的否定論理和を出力する。

次に、上記のように構成された半導体記憶装置の作用に
ついて説明する。

尚、説明の便宜上図面中のメモリセルＳｌｌ、Ｓ１２・
・・・・・Ｓｎｎ及び追加メモリセルＳａｌ〜Ｓａｎに
おし１て、「・」を消去状態、即ちデータかｒＮである
ことを示し、「○」をデータ書き込み状態、即ちデータ
か「０」であることを示している。

ここで、セルアレイＳＡ中のワード線Ｗ２における全て
のメモリセル５２１＝Ｓ２ｎにデータを書き込む場合に
ついて説明する。

第２，３図に基づいて、行デコーダ１０及び列デコーダ
１１にはアドレス信号が、検出回路１５にはライトイネ
ーブル信号がそれぞれ入力される。

そして、アドレス信号における上位４ビ・ソトのアドレ
ス信号に基づいて行デコーダｌＯがワード線Ｗ２を選択
するとともに、下位４ビ・ソトのアドレス信号に基づい
て列デコーダ１１がトランスファーゲートＴＧを順次オ
ンしてビット線Ｂ、　１−　Ｂ　ｎを順次選択する。

又、検出回路１５及び書き込み回路１４にはワード線Ｗ
２の各メモリセル５２１＝Ｓ２ｎに記憶する入力データ
、例えばｒＯｊ　ｒｌ：　　ｒｏ＊　　「１；　・・・
が順次入力される。すると、検出回路１５はそれらの入
力データか全て「０」でないと判断するとともに、書き
込み回路１４は上記データを一時的に記憶する。これに
より、検出回路１５は有効化信号を書き込み回路１４及
び列デコーダ１１に出力する。

そのため、列デコーダ１１はアドレス信号に基づいて順
次ビット線Ｂ１〜Ｂｎを選択する。そして、書き込み回
路１４は追加ビット線Ｂａに入力データを出力せず、列
デコーダ１１により選択されたビット線Ｂ１〜Ｂｎに対
応したメモリセルＳ２１〜Ｓ２ｎに対して入力データを
出力する。

そして、入力データが「０」の場合はメモリセルＳ２１
．　　Ｓ２３を初期状態の「１」から「０」にすればよ
く、入力データが「１」の場合はなにもする必要がない
。

又、反対に第２，４図に基づいて検出回路１５及び書き
込み回路１４にはワード線Ｗ２の各メモリセルＳ２１〜
Ｓ２ｎに記憶する入力データ、例えば全て「０」となる
人力データが順次人力されると、検出回路１５はそれら
の入力データが全て「０」であると判断するとともに、
書き込み回路１４は上記入力データを一時的に記憶する
。

これにより、検出回路１５は無効化信号を書き込み回路
１４及び列デコーダ１１に出力する。この無効化信号に
基づいて列デコーダ１１はトランスファーゲートＴＧを
強制的にオフしてビット線Ｂ１〜Ｂｎが選択されないよ
うにする。更に、無効化信号に基づいて書き込み回路１
４は追加ビット線Ｂａを選択する。そして、書き込み回
路１４は書き込み信号を出力して追加メモリセルＳａ２
を初期状態の「ｌ」から「０」にして入力データの書き
込みを行う。

次に、第３図のワード線Ｗ２と各ビット線Ｂｌ〜Ｂｎと
の間に設けられたメモリセルＳ２１〜Ｓ２ｎ及び追加メ
モリセルＳａ２に記憶されたデータの読み出しについて
説明する。

第２，３図に示すように、アウトプットイネーブル信号
がセンスアンプ１２．１３に、アドレス信号が行デコー
ダ１０及び列デコーダ１１にそれぞれ入力される。そし
て、行デコーダｌＯによりワード線Ｗ２が選択され、列
デコーダ１１によって所定のトランスファーケートＴＧ
かオンして所定のビット線Ｂ１〜Ｂｎか選択される。

従って、例えば列デコーダ１１によりトランスファーゲ
ートＴＧかオンしてビット線Ｂｌが選択されると、メモ
リセルＳ２１に記憶されたデータ「０」がセンスアンプ
１２を介してＥＸＮＯＲ回路１６に入力されるとともに
、追加ビ・ソト線Ｂａの追加メモリセルＳａ２に記憶さ
れたデータ「ＩＪがセンスアンプ１３を介してＥＸＮＯ
Ｒ回路１６に入力される。

この結果、メモリセルＳ２１及び追加メモリセルＳａ２
から出力されたデータ「０」に基づいてＥＸＮＯＲ回路
１６からは「０」となる出力信号が出力される。従って
、メモリセルＳ２１に記憶されたデータと同じ「０」の
データが読み出される。以下、同様に例えば列デコーダ
１１によりビ・ソト線Ｂ２が選択されると、メモリセル
Ｓ２２に記憶されたデータ「１」及び追加メモリセルＳ
ａ２に記憶されたデータＮＪがＥＸＮＯＲ回路１６に出
力される。そのため、ＥＸＮＯＲ回路１６はメモリセル
８２２及び追加メモリセルＳａ２から出力されたデータ
「１」に基ついて「１」を出力する。従って、メモリセ
ルＳ２２に記憶されたデータと同じ「１」のデータが読
み出される。

そして、ビット線Ｂ３か選択されるとＥＸＮＯＲ回路１
６にはメモリセルＳ２３に記憶されたデータ「０」及び
追加メモリセルＳａ２に記憶されたデータＮｊがＥＸＮ
ＯＲ回路１６に出力される。

従って、ＥＸＮＯＲ回路１６からは「０」が出力されて
メモリセルＳ２３に記憶されたデータ「０」が読み出さ
れる。更に、ビット線Ｂ４が選択されるとＥＸＮＯＲ回
路１６にはメモリセルＳ２４に記憶されたデータ「１」
及び追加メモリセルＳａ２に記憶されたデータｒｌＪか
ＥＸＮＯＲ回路１６に出力される。従って、ＥＸＮＯＲ
回路１６からはメモリセルＳ２４に記憶されたデータ「
ｌ」が読み出される。

又、第２，４図に示すようにワード線Ｗ２と各ビット線
Ｂｌ−Ｂ４との間に設けられたメモリセル５２１−８２
ｎのデータが全て「０」の場合のデータの読み出しにつ
いて説明する。

アウトプットイネーブル信号がセンスアンプ１２．１３
にアドレス信号が行デコーダ１０及び列デコーダ１１に
入力される。そして、行デコーダ１０によりワード線Ｗ
２が選択され、列デコーダ１１によってトランスファー
ゲートＴＧがオンされて所定のビット線Ｂ１〜Ｂｎが選
択されると、列デコーダ１１がどのビット線Ｂ１〜Ｂｎ
を選択しても各メモリセル５２１−８２ｎは全てデータ
「Ｌとなっており、このデータ「１」かセンスアンプ１
２を介してＥＸＮＯＲ回路１６に入力される。

更に、追加メモリセルＳａ２に記憶されたデータ「０」
が常にセンスアンプ１３を介してＥＸＮＯＲ回路１６に
入力される。

この結果、常に追加メモリセルＳａ２のデータ「０」が
ＥＸＮＯＲ回路１６に入力されるため、ＥＸＮＯＲ回路
１６からはデータ「０」が常に出力される。従って、メ
モリセル８２１−８２ｎのデータと同じ「０」のデータ
を読み出すことかできる。

このように、ワード線Ｗ２に対するメモリセルＳ２１〜
Ｓ２ｎに書き込むデータが全て「０」場合、そのワード
線Ｗ２に対する追加ビット線Ｂａ２’上の追加メモリセ
ルＳａ２を初期状態のｒｌｊから「０」にすれば、メモ
リセルＳ２１〜Ｓ２ｎを初期状態の「ｌ」から「０」に
する必要がな（なり、書き込み回数を少なくすることが
できる。しかも、第６図に示すように、書き込んだデー
タに対してベリファイを行う回数も１ワード線に対して
１回で済む。

この結果、データの書き込み時間の短縮を図ることがで
きる。

次に、書き込み回路１４の具体的な例を第５図に従って
説明する。この書き込み回路１４は追加ビット線選択回
路部１７ａとビット線選択回路部１７ｂとから構成され
ている。

まず、前記追加ビット線選択回路部１７ａの構成につい
て説明すると、追加ビット線選択回路部１７ａに設けら
れたＮＯＲ回路１８の一方の入力端子には検出回路１５
からの信号が入力されるインバータ１９が接続されてお
り、他方の入力端子には記憶されるデータが入力される
。

前記ＮＯＲ回路１８の出力端子にはインノく一夕２０が
接続され、該インバータ２０は直列接続されたＮＭＯＳ
トランジスタＴｌ、Ｔ２を介してインバータ回路２１の
入力端子に接続されている。

又、インバータ回路２１の出力端子はＮＭＯ８ｈランジ
スタＴ４のゲート端子に接続されている。

前記ＮＭＯ８）ランジスタＴ４のソース端子は電源ＶＣ
Ｃに接続されるととともに、該ＮＭＯＳトランジスタＴ
４のドレイン端子がＮＭＯＳトランジスタＴ５のソース
端子に接続されている。又、ＮＭＯＳトランジスタＴ５
のドレイン端子は前記追加ビット線Ｂａに接続されてい
る。

更に、インバータ回路２１の入力端子にはＮＭＯＳＭＯ
ＳトランジスタＴ−ス端子が電源ＶＣＣに接続されたド
レイン端子が接続されており、ＮＭＯＳＭＯＳトランジ
スタＴ−ト端子がインバータ回路２１の出力端子に接続
されている。

又、前記インバータ１９にはインバータ２２か接続され
、該インバータ２２の出力端子が前記ＮＭＯ８）−ラン
シスタＴ５のゲート端子に接続されている。

次に、ビット線選択回路部１７ｂの回路構成は上記追加
ビット線選択回路部１７ａのインバータ１９．２２及び
ＮＭＯＳＭＯＳトランジスタＴ除したものであるため、
同一番号にａを付してその説明を省略する。そして、前
記ビット線選択回路部１７ｂの出力は各ビット線Ｂ１〜
Ｂｎに設けたＮＭＯ８Ｉ−ランジスタＴ４ａのゲートに
入力される。

従って、入力された１ワード線に対する各ビット線のメ
モリセルへの入力データが全て「０」であった場合、検
出回路１５は論理値が「１」の出力信号を書き込み回路
１４に出力する。これにより、ビット線選択回路部１７
ｂのＮＯＲ回路１８ａには検出回路１５からの出力信号
「１−・が入力されるとともに、入力データの１−０」
が入力される。

これらの信号及び入力データに基ついてＮＯＲ回路１８
は「０」となる出力信号をインバータ２０ａに出力し、
インバータ２０ａは［１−となる出力信号をＮＭＯＳト
ランジスタＴ　ｌａ、　Ｔ　２ａを介してインバータ回
路２１ａの入力端子に出力する。

すると、インバータ回路２１ａは「０」となる出力信号
を各ビット線Ｂ１〜ＢｎのＮＭＯ３）ランジスタＴ４ａ
のゲート端子に出力する。

よって、ＮＭＯＳトランジスタＴ４ａかオフして電源Ｖ
ＣＣからの電源がビット線Ｂ１〜Ｂｎに供給されない。

この結果、ビット線８１〜Ｂｎを強制的に選択しないよ
うにすることができる。

一方、追加ビット線選択回路部１７ａのＮＯＲ回路１８
には検出回路１５からの「１」の出力信号がインバータ
１９によって「０」となって入力されるとともに、入力
データ「０」が入力される。

ＮＯＲ回路１８はこれらの信号及び入力データに基づい
てｒｌＪとなる出力信号をインバータ２゜に出力し、イ
ンバータ２０はＮＭＯＳトランジスタＴｌ、Ｔ２を、介
して「ＯＪとなる出力信号をイ□　ンバータ回路２１の
入力端子に出力する。

よって、インバータ回路２１はｒｌＪをＮＭＯＳＭＯＳ
トランジスタＴ−ト端子に入力するため、ＮＭＯＳＭＯ
ＳトランジスタＴンする。又、インバータ１９からの「
０」となる出力信号がインバータ２２により「１」に反
転されてＮＭＯ８）ランジスタＴ５のゲート端子に入力
されるため、ＮＭＯＳＭＯＳトランジスタＴンする。

この結果、追加ビット線Ｂａが選択されて電源ｖＣＣか
ら電源を供給することができる。そのため、所定のワー
ド線と追加ビット線との間に設けられた追加メモリセル
に入力データを書き込むことができる。

反対に、入力されたエワード線に対する各ビット線のメ
モリセルへの入力データが全て「０」でなかった場合、
検出回路１５は「ｏ」となる出力信号を書き込み回路１
４に出力する。これにより、検出回路１５からの出力信
号「０」が追加ビット線選択回路部Ｌ７ａに入力される
と、検出回路１５からの出力信号「ｌ」はインバータ１
９により反転して「０」となって常にＮＯＲ回路１８に
入力される。

そのため、「０」又は「１」となる入力データがＮＯＲ
回路１８に入力されても、ＮＯＲ回路１８からの出力信
号は常に「０」となり、この出力信号がインバータ２０
に入力される。そして、インバータ２０は前記出力信号
を反転し、「ｌ」となる出力信号をＮＭＯＳトランジス
タＴｌ、　Ｔ２を介してインバータ回路２１の入力端子
に出力する。

そのため、ＮＭＯＳＭＯＳトランジスタＴ−ト端子には
インバータ回路２１から出力される「０」の出力信号か
入力されるため、ＮＭＯ８）ランジスタＴ４がオフ状態
となって追加ビット線Ｂａか選択されない。

一方、ビット線選択回路１７ｂにおいては、まず、入力
データ「１」が入力された場合、ＮＯＲ回路１８ａには
検出回路１５からの出力信号「０−。

及び入力データ「ｌ、が入力される。そして、ＮＯＲ回
路１８ａはこれらのデータ及び出力信号に基ついて「０
」となる出力信号をインバータ２０ａに出力する。する
と、インバータ２０ａは前記出力信号を反転した「１」
となる出力信号をＮ　ＭＯＳトランジスタＴ　ｌａ、　
　Ｔ　２ａを介してインバータ回路２１ａの入力端子に
出力する。

そのため、インバータ回路２１ａは「０」となる出力信
号をＮＭＯＳトランジスタＴ４ａのゲート端子に出力す
る。従って、ＮＭＯ８）ランジスタＴ４ａかオフとなる
ので、ビット線Ｂ４は選択されない。ところが、入力デ
ータが「ｌ」の場合には書き込み動作をする必要かない
のでビット線Ｂ４を選択する必要はない。

そして、入力データ「０」が入力された場合、ＮＯＲ回
路１８ａには検出回路１５からの出力信号「０」及び入
力データ「０」が入力される。すると、ＮＯＲ回路１８
ａはこれらのデータ及び出力信号に基づいて１１Σとな
る出力信号をインバータ２０ａに出力する。すると、イ
ンバータ２０ａは前記出力信号を反転した「０．！とな
る信号をＮＭＯＳトランジスタＴ　ｌａ、　　Ｔ　２ａ
を介してインバータ回路２１ａの入力端子に出力する。

従って、インバータ回路２１ａは「１」となる出力信号
をＮＭＯＳトランジスタＴ４ａのゲート端子に出力する
。この結果、ＮＭＯＳトランジスタＴ４ａかオンするた
め、ビット線Ｂ１〜Ｂｎが選択され、電源ＶＣＣからの
電源がビット線Ｂ１〜Ｂｎに供給される。

そのため、列デコーダ１１によりトランスファーゲート
ＴＧを選択することにより所定のワード線Ｗ１〜”ｖＶ
　ｎとビット線Ｂｌ−Ｂｎとの間に設けられたメモリセ
ルＭｌｌ、　Ｍ１２・・・・・・Ｍｎｎに入力データを
書き込むことができる。

又、本実施例では検出回路１５はｌワード線に対する各
ビット線のメモリセルに書き込まれるデータを一旦記憶
し、その記憶したデータが全て「０」かを判定するよう
にしたが、これをカンウタとラッチ回路で具体化しても
よい。この場合、カンウタ回路は１ワード線に対する各
ビット線の数だけカウントしてリセットするカンウタと
し、前記ラッチ回路はデータを入力し、「１」のデータ
を入力した時ｒ１．＋のデータを保持するものとする。

そして、カウンタかリセットするまでの間にラッチ回路
か「ＩＪのデータをラッチした時、直ちに全てのデータ
が「０」でないと判断し、カウンタがリセットするまで
、ラッチ回路が「ｏ」の時（「１」をラッチしない時）
全てのデータが「０」であると判断するようにしてもよ
い。

本実施例においては、消去状態の論理値かｒｌＪとなる
不揮発性メモリセルを使用したが、消去状態の論理値が
「０」となるＥＥＰＲＯＭよりなる不揮発性メモリセル
を使用することも可能である。

この場合、ｌワード線に対する各ビット線のメモリセル
への入力データが全て「１」である場合は、追加メモリ
セルに入力データｒｌ」を書き込めば各ビット線に設け
られたメモリセルに入力データｒｌＪを書き込む必要が
なくなる。

そして、前記ＥＸＮＯＲ回路１６をＥＸＯＲ回路に代え
てメモリセルに記憶されたデータを読み出すことができ
る。

［発明の効果］ 以上詳述したように、本発明はデータ書き込みの短縮を
図ることができる優れた効果を有する。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の半導体記憶装置を示すブロック回路図
、 第３図はメモリセルに書き込むデータが全ての同じでな
い場合のデータ書き込み状態を示す説明図、 第４図はメモリセルに書き込むデータか全ての同じであ
る場合のデータ書き込み状態を示す説明図、 第５図は書き込み回路を示す電気回路図、第６図は書き
込んだデータに対してベリファイを行う回数も１回で済
むことを示す説明図、第７図は従来の半導体記憶装置を
示すブロック回路図である。 図において、 ■は行デコーダ、 ２は列デコーダ、 ３は書き込み回路、 ４は出力回路、 ５は判定回路、 Ｂはビット線、 Ｂａは追加ビット線、 Ｓはメモリセル、 Ｓａは追加メモリセルである。 第　１　図 本発明の原ｙＩＩＩｌｌ１１図 Ａ データ

Claims (1)

1. 【特許請求の範囲】 １、列デコーダ（２）のビット線（Ｂ）に対して新たに
   設けた１つ追加ビット線（Ｂａ）と、その追加ビット線
   （Ｂａ）と行デコーダ（１）の各ワード線（Ｗ）との間
   にそれぞれ設けた追加メモリセル（Ｓａ）と、 前記各ワード線（Ｗ）毎に、ワード線（Ｗ）と各ビット
   線（Ｂ）との間に設けられたメモリセル（Ｓ）に書き込
   まれるデータが全て同じであって、その状態から書き込
   み処理動作を必要とするデータかどうかを判定する判定
   回路（５）と、 前記判定回路（５）がワード線（Ｗ）に対する各ビット
   線（Ｂ）に設けた各メモリセル（Ｓ）が全て同じデータ
   のとき、それらメモリセル（Ｓ）にそのデータを書き込
   むことなくそのワード線（Ｗ）上の前記追加メモリセル
   （Ｓａ）にそのデータを書き込む書き込み回路（３）と
   、 前記各ビット線（Ｂ）から選択されたビット線（Ｂ）の
   データと前記追加ビット線（Ｂａ）のデータとの論理和
   を出力する出力回路（４）とを設けたことを特徴とする
   半導体記憶装置。 ２、列デコーダのビット線に対して新たに１つ追加ビッ
   ト線に設け、その追加ビット線と行デコーダの各ワード
   線との間にそれぞれ追加メモリセルを設けた半導体記憶
   装置において、 ワード線と各ビット線との間に設けられたメモリセルに
   書き込まれるデータが全て同じのとき、それらメモリセ
   ルにそのデータを書き込むことなくそのワード線上の前
   記追加メモリセルにそのデータを書き込むようにしたこ
   とを特徴とする半導体記憶装置のデータ書き込み方法。 ３、列デコーダのビット線に対して新たに１つ追加ビッ
   ト線に設けとともに、その追加ビット線と行デコーダの
   各ワード線との間にそれぞれ追加メモリセルに設け、ワ
   ード線と各ビット線との間に設けられたメモリセルに書
   き込まれるデータが全て同じのとき、それらメモリセル
   にそのデータを書き込むことなくそのワード線上の追加
   メモリセルにそのデータを書き込んだ半導体記憶装置に
   おいて、 各ビット線から選択されたビット線のデータと追加ビッ
   ト線のデータとの論理和をとって選択したアドレスのデ
   ータを読み取るようにしたことを特徴とする半導体記憶
   装置。