JPH04177984A - 光電変換装置及びそれを用いたマルチチップセンサ装置 - Google Patents
光電変換装置及びそれを用いたマルチチップセンサ装置Info
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- JPH04177984A JPH04177984A JP2303957A JP30395790A JPH04177984A JP H04177984 A JPH04177984 A JP H04177984A JP 2303957 A JP2303957 A JP 2303957A JP 30395790 A JP30395790 A JP 30395790A JP H04177984 A JPH04177984 A JP H04177984A
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- 239000003990 capacitor Substances 0.000 description 22
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は光電変換装置及びそれを用いたマルチチップセ
ンサ装置に係り、特に低ノイズで高速な光電変換装置及
びそれを用いたマルチチップセンサ装置に関する。
ンサ装置に係り、特に低ノイズで高速な光電変換装置及
びそれを用いたマルチチップセンサ装置に関する。
［従来の技術及び発明が解決しようとする課題〕従来、
複数の画素を有する光電変換素子の各画素から信号を出
力する場合、各画素信号の転送ごとに水平出力線を基準
電位にリセットする必要があった。このリセットの期間
は信号を読出すことはできないので、信号の高速読出し
を行う上での一つの課題であった。
複数の画素を有する光電変換素子の各画素から信号を出
力する場合、各画素信号の転送ごとに水平出力線を基準
電位にリセットする必要があった。このリセットの期間
は信号を読出すことはできないので、信号の高速読出し
を行う上での一つの課題であった。
また、近年、光電変換装置の軽薄短小に伴い、装置に使
用される各素子には、さらなる低消費電力化が求められ
ている。光電変換素子での消費電力の大部分は素子を駆
動する時と、出力アンプの定電流動作によるものである
。
用される各素子には、さらなる低消費電力化が求められ
ている。光電変換素子での消費電力の大部分は素子を駆
動する時と、出力アンプの定電流動作によるものである
。
以下、従来の光電変換装置の一構成例を示し、上記従来
の課題について説明する。
の課題について説明する。
第７図は、従来の光電変換装置の信号読出し回路の構成
を示す回路構成図である。
を示す回路構成図である。
第８図は、上記信号読出し回路の動作を説明するための
タイミングチャートである。
タイミングチャートである。
第７図において、２０は出力アンプ、２１は走査回路、
２２はセンサ列、Ｍ ２１〜Ｍ ｘ ４はセンサ列２２
の各画素からの信号を蓄積容量ＣＴＩ〜Ｃア、に転送す
るＭＯＳ トランジスタ、Ｍｌ＋”−＋Ｍ＋４は蓄積容
量Ｃア、〜Ｃア。に蓄積された信号電荷を水平出力線６
に転送するＭＯＳ ）ランジスタ、Ｍ＋ｔ１は水平出力
線６をリセットするＭＯＳ ）ランジスタである。
２２はセンサ列、Ｍ ２１〜Ｍ ｘ ４はセンサ列２２
の各画素からの信号を蓄積容量ＣＴＩ〜Ｃア、に転送す
るＭＯＳ トランジスタ、Ｍｌ＋”−＋Ｍ＋４は蓄積容
量Ｃア、〜Ｃア。に蓄積された信号電荷を水平出力線６
に転送するＭＯＳ ）ランジスタ、Ｍ＋ｔ１は水平出力
線６をリセットするＭＯＳ ）ランジスタである。
ＰＳ、ＰＨＩ 、ＰＨ２は走査回路２１を制御するパル
ス、ＰＨＣはＭＯＳ トランジスタＭ、Ｉｌを制御する
パルス、φ□はＭＯＳトランジスタＭ２□〜Ｍ２４を制
御するパルスである。
ス、ＰＨＣはＭＯＳ トランジスタＭ、Ｉｌを制御する
パルス、φ□はＭＯＳトランジスタＭ２□〜Ｍ２４を制
御するパルスである。
走査回路２１からの駆動パルスＨ３〜Ｈ４により、蓄積
容量ＣＴｌ” ＣＴ４から水平出力線６に信号が順次転
送されると、一画素信号毎に水平出力線６は駆動パルス
ＰＨＣにより基準電位にリセットされる。このようなリ
セット動作は高速化を図る上での障害となる。
容量ＣＴｌ” ＣＴ４から水平出力線６に信号が順次転
送されると、一画素信号毎に水平出力線６は駆動パルス
ＰＨＣにより基準電位にリセットされる。このようなリ
セット動作は高速化を図る上での障害となる。
また、出力アンプ２０には常に電源Ｖ。、Ｖ ａｓが供
給され、電力が消費されており、低消費電力化が困難で
あった。
給され、電力が消費されており、低消費電力化が困難で
あった。
また、第７図の光電変換装置に示したリニアセンサ（セ
ンサ列）を複数接続したマルチチップセンサ装置では、
チップ毎の出力アンプのオフセットバラツキが画像のレ
ベル差となって表われ、画質劣化の原因となっていた。
ンサ列）を複数接続したマルチチップセンサ装置では、
チップ毎の出力アンプのオフセットバラツキが画像のレ
ベル差となって表われ、画質劣化の原因となっていた。
また、マルチチップセンサの取付は基板には、チップ駆
動のためのクロックパルスや、出力信号の取出しのため
のパターン配線がなされているが、これらの配線パター
ン間には寄生容量があり、このためチップ駆動のためク
ロックパルスが出力信号に重畳し、ノイズとなる。特に
Ａ４あるいはＢ４サイズ等の原稿を読み取る光電変換装
置では、寄生容量が非常に大きくなり、ノイズも大きい
。また、このノイズは高速駆動時にさらに大きくなる。
動のためのクロックパルスや、出力信号の取出しのため
のパターン配線がなされているが、これらの配線パター
ン間には寄生容量があり、このためチップ駆動のためク
ロックパルスが出力信号に重畳し、ノイズとなる。特に
Ａ４あるいはＢ４サイズ等の原稿を読み取る光電変換装
置では、寄生容量が非常に大きくなり、ノイズも大きい
。また、このノイズは高速駆動時にさらに大きくなる。
このようにマルチチップセンサでは、配線パターン間の
寄生容量に起因するノイズのため高速化が困難であった
。
寄生容量に起因するノイズのため高速化が困難であった
。
本発明の目的は、上記のような従来技術の課題を解決し
、高速駆動が可能で低消費電力である光電変換装置及び
それを用いたマルチチップセンサ装置を提供しようとす
るものである。
、高速駆動が可能で低消費電力である光電変換装置及び
それを用いたマルチチップセンサ装置を提供しようとす
るものである。
［課題を解決するための手段］
本発明の光電変換装置は、光電変換素子の各画素からの
信号をアンプを通して出力する光電変換装置において、 前記アンプはアンプの動作を制御する制御手段を備え、
前記信号を出力する時にはアンプを動作状態とし、前記
信号を出力しない時にはアンプを非動作状態とすること
を特徴とする。
信号をアンプを通して出力する光電変換装置において、 前記アンプはアンプの動作を制御する制御手段を備え、
前記信号を出力する時にはアンプを動作状態とし、前記
信号を出力しない時にはアンプを非動作状態とすること
を特徴とする。
また本発明の光電変換装置は、光電変換素子の各画素か
らの光電変換信号を出力する第一のアンプと、 光電変換素子の各画素からのオフセット信号を出力する
第二のアンプと、 前記第一のアンプの出力信号と前記第二のアンプの出力
信号との減算を行う減算手段とを有する光電変換装置で
あって、 前記第一のアンプ及び前記第二のアンプは、前記発明の
アンプであることを特徴とする。
らの光電変換信号を出力する第一のアンプと、 光電変換素子の各画素からのオフセット信号を出力する
第二のアンプと、 前記第一のアンプの出力信号と前記第二のアンプの出力
信号との減算を行う減算手段とを有する光電変換装置で
あって、 前記第一のアンプ及び前記第二のアンプは、前記発明の
アンプであることを特徴とする。
本発明のマルチチップセンサ装置は、上記発明の光電変
換装置が複数接続されたマルチチップセンサ装置であっ
て、 各光電変換装置の第一のアンプ出力端子および第二のア
ンプ出力端子同士が夫々共通接続されていると共に、前
記第一のアンプ出力端子の信号と前記第二のアンプ出力
端子の信号との減算を行なう共通の減算手段を有するこ
とを特徴とする。
換装置が複数接続されたマルチチップセンサ装置であっ
て、 各光電変換装置の第一のアンプ出力端子および第二のア
ンプ出力端子同士が夫々共通接続されていると共に、前
記第一のアンプ出力端子の信号と前記第二のアンプ出力
端子の信号との減算を行なう共通の減算手段を有するこ
とを特徴とする。
［作用］
本発明の光電変換装置は、光電変換素子の出力部に、ア
ンプ動作を制御できるアンプを設け、センサを駆動しな
い場合はアンプを不動作にして、消費電力を低減するも
のである。
ンプ動作を制御できるアンプを設け、センサを駆動しな
い場合はアンプを不動作にして、消費電力を低減するも
のである。
なお、上記光電変換装置において、ダーリントン型トラ
ンジスタの一方の主電極に負荷手段を電気的に接続して
構成されたエミッタフォロア回路を設け、 前記ダーリントン型トランジスタの制御電極は前記光電
変換素子の信号出力側に電気的に接続し、前記エミッタ
フォロア回路から信号を出力して前記アンプに入力すれ
ば、上記作用に加えて信号出力線のリセット動作が不要
となる。
ンジスタの一方の主電極に負荷手段を電気的に接続して
構成されたエミッタフォロア回路を設け、 前記ダーリントン型トランジスタの制御電極は前記光電
変換素子の信号出力側に電気的に接続し、前記エミッタ
フォロア回路から信号を出力して前記アンプに入力すれ
ば、上記作用に加えて信号出力線のリセット動作が不要
となる。
また本発明の光電変換装置は、光電変換素子の出力部に
、アンプ動作を制御できるアンプを複数設け、アンプ出
力の減算処理により光電変換素子とアンプのオフセット
及び配線パターン間の寄生容量に起因するノイズを除去
するとともに、センサを駆動しない場合はアンプを不動
作にして、消費電力を低減するものである。
、アンプ動作を制御できるアンプを複数設け、アンプ出
力の減算処理により光電変換素子とアンプのオフセット
及び配線パターン間の寄生容量に起因するノイズを除去
するとともに、センサを駆動しない場合はアンプを不動
作にして、消費電力を低減するものである。
本発明のマルチチップセンサ装置は、上記発明の光電変
換装置が複数接続されたマルチチップセンサ装置である
。
換装置が複数接続されたマルチチップセンサ装置である
。
上記光電変換装置において、ダーリントン型トランジス
タの一方の主電極に負荷手段を電気的に接続して構成さ
れた複数のエミッタフォロア回路を設け、 前記ダーリントン型トランジスタの制御電極は前記光電
変換素子の信号出力側に電気的に接続し、前記複数のエ
ミッタフォロア回路の一方から光電変換信号を出力して
第一のアンプに入力し、他方からオフセット信号を出力
して第二のアンプに入力すれば、上記作用に加えて信号
出力線のリセット動作が不要となる。
タの一方の主電極に負荷手段を電気的に接続して構成さ
れた複数のエミッタフォロア回路を設け、 前記ダーリントン型トランジスタの制御電極は前記光電
変換素子の信号出力側に電気的に接続し、前記複数のエ
ミッタフォロア回路の一方から光電変換信号を出力して
第一のアンプに入力し、他方からオフセット信号を出力
して第二のアンプに入力すれば、上記作用に加えて信号
出力線のリセット動作が不要となる。
［実施例］
以下、本発明の実施例を図面を用いて詳細に説明する。
第１図は、本発明の光電変換装置の第１実施例に係る信
号読出回路を示す回路構成図である。
号読出回路を示す回路構成図である。
第１図において、１はバイポーラトランジスタ型センサ
Ｔｒと、ベースを電位■８８にリセットするＭＯＳトラ
ンジスタＭとから構成される画素、２は垂直出力線１２
をリセットするためのＭＯＳ Ｉ−ランジスタ、４は画
素１からの信号（ここでは光電変換信号）を蓄積容量３
に転送するＭＯＳ ）ランジスタ、５は蓄積容量３をリ
セットするためのＭＯＳトランジスタ、９は前段のバイ
ポーラトランジスタのベースが蓄積容量３と接続され、
後段のバイポーラトランジスタのエミッタがＯＮ状態の
場合に負荷抵抗として働（ＭＯＳトランジスタ８に接続
されているダーリントンエミッタフォロア回路である。
Ｔｒと、ベースを電位■８８にリセットするＭＯＳトラ
ンジスタＭとから構成される画素、２は垂直出力線１２
をリセットするためのＭＯＳ Ｉ−ランジスタ、４は画
素１からの信号（ここでは光電変換信号）を蓄積容量３
に転送するＭＯＳ ）ランジスタ、５は蓄積容量３をリ
セットするためのＭＯＳトランジスタ、９は前段のバイ
ポーラトランジスタのベースが蓄積容量３と接続され、
後段のバイポーラトランジスタのエミッタがＯＮ状態の
場合に負荷抵抗として働（ＭＯＳトランジスタ８に接続
されているダーリントンエミッタフォロア回路である。
７は後段のバイポーラトランジスタのエミッタからの信
号を水平出力線６に転送するＭＯＳ トランジスタであ
る。ＭＯＳ トランジスタ７とＭＯＳトランジスタ８の
ドレインは共通接続され゛、ゲートも同様に共通接続さ
れて走査回路のパルス（Ｈｌ、Ｈ２，・・・・・）によ
って制御される。
号を水平出力線６に転送するＭＯＳ トランジスタであ
る。ＭＯＳ トランジスタ７とＭＯＳトランジスタ８の
ドレインは共通接続され゛、ゲートも同様に共通接続さ
れて走査回路のパルス（Ｈｌ、Ｈ２，・・・・・）によ
って制御される。
１０は水平出力線６に接続される出力アンプであり、こ
の出力アンプ１０はダーリントン型バイポーラトランジ
スタと、ＯＮ状態の場合に負荷抵抗として働＜ＭＯＳ）
ランジスタＭ１と、信号を出力するＭＯＳ ）ランジス
タＭ２とから構成される。
の出力アンプ１０はダーリントン型バイポーラトランジ
スタと、ＯＮ状態の場合に負荷抵抗として働＜ＭＯＳ）
ランジスタＭ１と、信号を出力するＭＯＳ ）ランジス
タＭ２とから構成される。
ＰＣＴばＭＯＳ Ｉ−ランジスタ５を制御するパルス、
ＰＴはＭＯＳ トランジスタ４を制御するパルス、ＰＲ
Ｆは画素１のＭＯＳトランジスタＭを制御するパルス、
ＰＶＣはＭＯＳ トランジスタ２を制御するパルス、Ｐ
Ｏは出力アンプｌＯのＭＯＳ トランジスタを制御する
パルス、ＰＨ３，ＰＨＩ 。
ＰＴはＭＯＳ トランジスタ４を制御するパルス、ＰＲ
Ｆは画素１のＭＯＳトランジスタＭを制御するパルス、
ＰＶＣはＭＯＳ トランジスタ２を制御するパルス、Ｐ
Ｏは出力アンプｌＯのＭＯＳ トランジスタを制御する
パルス、ＰＨ３，ＰＨＩ 。
ＰＨ２は水平シフトレジスタ（Ｈ，Ｓ、Ｒ）１１を制御
するパルスである。
するパルスである。
ダーリントンエミッタフォロア回路９は、電流増幅率ｈ
ｔａが非常に大きいので、蓄積容量３にある信号は、
はとんど破壊されず読出しゲインもほぼ１である。また
ダーリントンエミッタフォロア回路９は、走査回路から
パルス（Ｈｌ、Ｈ２，・・・・・）が供給された時にだ
け作動し、蓄積容量３にある電荷に対応した信号を水平
出力線６に出力する。
ｔａが非常に大きいので、蓄積容量３にある信号は、
はとんど破壊されず読出しゲインもほぼ１である。また
ダーリントンエミッタフォロア回路９は、走査回路から
パルス（Ｈｌ、Ｈ２，・・・・・）が供給された時にだ
け作動し、蓄積容量３にある電荷に対応した信号を水平
出力線６に出力する。
なお、ダーリントンエミッタフォロア回路９を用いると
、水平出力線６への信号読出しそのものが、前の信号の
リセットを行うこととなるので（水平信号線６の残留電
荷により水平信号線６の電位が高ければ、ダーリントン
エミッタフォロア回路９により、所定の信号電位となる
まで過剰な残留電荷が放電される。）、従来のような信
号の読出し後のリセットは、必要としない。従って、各
画素から信号を読み出す場合、各画素からの信号の転送
ごとにリセットを行う必要がなく高速化を図ることがで
きる。
、水平出力線６への信号読出しそのものが、前の信号の
リセットを行うこととなるので（水平信号線６の残留電
荷により水平信号線６の電位が高ければ、ダーリントン
エミッタフォロア回路９により、所定の信号電位となる
まで過剰な残留電荷が放電される。）、従来のような信
号の読出し後のリセットは、必要としない。従って、各
画素から信号を読み出す場合、各画素からの信号の転送
ごとにリセットを行う必要がなく高速化を図ることがで
きる。
出力アンプ１０のダーリントン型バイポーラトランジス
タのエミッタにはアンプの動作を制御する、二つのＭＯ
ＳトランジスタＭｌ、Ｍ２が接続されている。この二つ
のＭＯＳ トランジスタＭｌ。
タのエミッタにはアンプの動作を制御する、二つのＭＯ
ＳトランジスタＭｌ、Ｍ２が接続されている。この二つ
のＭＯＳ トランジスタＭｌ。
Ｍ２はパルスＰＯにより、信号を出力している時は導通
とされ、光電変換装置の作動待機中は、非導通とされる
。従って、作動待機中の電力消費が抑制され低消費電力
化を図ることができる。
とされ、光電変換装置の作動待機中は、非導通とされる
。従って、作動待機中の電力消費が抑制され低消費電力
化を図ることができる。
次に、画素を構成するセンサトランジスタのオフセット
電圧を光電変換信号と別に読出す回路系を有する信号読
出回路について説明する。
電圧を光電変換信号と別に読出す回路系を有する信号読
出回路について説明する。
第２図は画素を構成するセンサトランジスタのオフセッ
ト電圧を読出す回路系を有する信号読出回路の一画素分
に相当する回路構成図である。
ト電圧を読出す回路系を有する信号読出回路の一画素分
に相当する回路構成図である。
なお、水平出力線に接続されるアンプの構成及び動作に
ついては第１図を用いて説明したので、ここでは説明を
省略する。
ついては第１図を用いて説明したので、ここでは説明を
省略する。
第２図に示すように、所定の画素からの信号はパルスＰ
ＴＩによって制御されるトランジスタ４−１を介して蓄
積容量３−１に蓄積される。一方、前記所定の画素から
のオフセット信号は、パルスＰＴ２によって制御される
トランジスタ４−２を介して蓄積容量３−２に蓄積され
る。水平シフトレジスタ（Ｈ，Ｓ、Ｒ）からの信号によ
りＭＯＳ ！−ランジスタフー１．７−２．８−１．８
−２がＯＮ状態となり、蓄積容量３−１に蓄積された画
素からの信号電荷に対応する信号（ダーリントンエミッ
タフォロア回路９−１によって増幅された信号）が水平
出力線６−１に出力され、蓄積容量３−２に蓄積された
画素からのオフセット信号電荷に対応する信号（ダーリ
ントンエミッタフォロア回路９−２によって増幅された
オフセット信号）が水平出力！！６−２に出力され、水
平出力線６−１から光電変換信号ｖ３を読出し、水平出
力線６−２からオフセット信号ｖ８を読出し、夫々出力
アンブ１０−１．１０−２を介した後、後段の減算回路
ＤＥＦで減算処理を行えば、各センサトランジスタのオ
フセット電圧を除去できる。従って、高Ｓ／Ｎ比で、温
度特性が保証された信号を得ることができる。
ＴＩによって制御されるトランジスタ４−１を介して蓄
積容量３−１に蓄積される。一方、前記所定の画素から
のオフセット信号は、パルスＰＴ２によって制御される
トランジスタ４−２を介して蓄積容量３−２に蓄積され
る。水平シフトレジスタ（Ｈ，Ｓ、Ｒ）からの信号によ
りＭＯＳ ！−ランジスタフー１．７−２．８−１．８
−２がＯＮ状態となり、蓄積容量３−１に蓄積された画
素からの信号電荷に対応する信号（ダーリントンエミッ
タフォロア回路９−１によって増幅された信号）が水平
出力線６−１に出力され、蓄積容量３−２に蓄積された
画素からのオフセット信号電荷に対応する信号（ダーリ
ントンエミッタフォロア回路９−２によって増幅された
オフセット信号）が水平出力！！６−２に出力され、水
平出力線６−１から光電変換信号ｖ３を読出し、水平出
力線６−２からオフセット信号ｖ８を読出し、夫々出力
アンブ１０−１．１０−２を介した後、後段の減算回路
ＤＥＦで減算処理を行えば、各センサトランジスタのオ
フセット電圧を除去できる。従って、高Ｓ／Ｎ比で、温
度特性が保証された信号を得ることができる。
なお、本実施例においても、ダーリントンエミッタフォ
ロア回路９−１．９−２を用いると、水平出力線−１，
９−２への読出しそのものが、前の信号又はオフセット
信号のリセットを行うこととなるので、従来のような読
出し後のリセットは、必要としない。従って、各画素か
ら信号又はオフセット信号を読み出す場合、各画素から
の信号又はオフセット信号の転送ごとにリセットを行う
必要がなく高速化を図ることができる。
ロア回路９−１．９−２を用いると、水平出力線−１，
９−２への読出しそのものが、前の信号又はオフセット
信号のリセットを行うこととなるので、従来のような読
出し後のリセットは、必要としない。従って、各画素か
ら信号又はオフセット信号を読み出す場合、各画素から
の信号又はオフセット信号の転送ごとにリセットを行う
必要がなく高速化を図ることができる。
第３図は、バイポーラトランジスタ型センサのリセット
電位Ｖ ｖｃをＧＮＤとした時の本発明の第２実施例の
信号読み出し回路の一画素分に相当する回路構成図であ
る。
電位Ｖ ｖｃをＧＮＤとした時の本発明の第２実施例の
信号読み出し回路の一画素分に相当する回路構成図であ
る。
本実施例のダーリントンエミッタフォロア回路、ダーリ
ントンエミッタフォロア出力アンプはエミッタに対しベ
ース電位を約１．２■高（設定する必要がある。
ントンエミッタフォロア出力アンプはエミッタに対しベ
ース電位を約１．２■高（設定する必要がある。
従って、蓄積容量３のバイアス電位は最低１．２Ｖ以上
必要である。このため本実施例においては、蓄積容量３
の一方の端子の電位をＧＮＤとするＭＯＳトランジスタ
１３、蓄積容量３にバイアス電位を与えるために蓄積容
量３の一方の端子を電位ＶｃとするＭｏ３ トランジス
タ１４、パルスｐｃによってＭＯＳトランジスタ１３と
Ｍｏ３ トランジスタ１４とのいずれかをＯＮ状態とす
るインバータ１５、電位Ｖｃを与える電圧源１６が設け
られている。
必要である。このため本実施例においては、蓄積容量３
の一方の端子の電位をＧＮＤとするＭＯＳトランジスタ
１３、蓄積容量３にバイアス電位を与えるために蓄積容
量３の一方の端子を電位ＶｃとするＭｏ３ トランジス
タ１４、パルスｐｃによってＭＯＳトランジスタ１３と
Ｍｏ３ トランジスタ１４とのいずれかをＯＮ状態とす
るインバータ１５、電位Ｖｃを与える電圧源１６が設け
られている。
上記実施例の信号読み出し回路のタイミング図を第４図
に示す。
に示す。
同図において、Ｔ１期間はセンサトランジスタの光電変
換信号の転送期間、Ｔ２期間はセンサトランジスタのリ
セット期間、Ｔ３期間は信号の出力期間である。
換信号の転送期間、Ｔ２期間はセンサトランジスタのリ
セット期間、Ｔ３期間は信号の出力期間である。
Ｔ１期間において、Ｔｌ１期間は蓄積容量３にある残存
信号の除去期間であって、パルスＰＣＴをハイレベルと
し、ＭＯＳ Ｉ−ランジスタ５をＯＮ状態として、垂直
出力線及び蓄積容量３の残存信号をリセットする。Ｔ１
２期間は蓄積容量３への光電変換信号の転送期間であっ
て、パルスＰＴをハイレベルとし、Ｍｏ３ ）ランジス
タ４をＯＮ状態として、蓄積容量３への光電変換信号の
転送する。
信号の除去期間であって、パルスＰＣＴをハイレベルと
し、ＭＯＳ Ｉ−ランジスタ５をＯＮ状態として、垂直
出力線及び蓄積容量３の残存信号をリセットする。Ｔ１
２期間は蓄積容量３への光電変換信号の転送期間であっ
て、パルスＰＴをハイレベルとし、Ｍｏ３ ）ランジス
タ４をＯＮ状態として、蓄積容量３への光電変換信号の
転送する。
Ｔ２期間において、Ｔ２１期間はセンサトランジスタの
エミッタにある残存信号の除去期間であって、パルスＰ
ＶＣをハイレベルとし、ＭｏＳトランジスタ２をＯＮ状
態として、センサトランジスタのエミッタにある残存信
号を除去する。Ｔ２２期間はセンサトランジスタのベー
スのリセット期間であって、パルスＰＲＦをロウレベル
として、画素のＰＭＯＳ ）ランジスタをＯＮ状態とし
て、センサトランジスタのベースをリセットする。Ｔ２
３期間はセンサトランジスタの過渡リフレッシュ期間で
あって、パルスＰｖＣをハイレベルとし、Ｍｏ３ トラ
ンジスタ２をＯＮ状態として、センサトランジスタのベ
ースに残存している電荷を除去する。
エミッタにある残存信号の除去期間であって、パルスＰ
ＶＣをハイレベルとし、ＭｏＳトランジスタ２をＯＮ状
態として、センサトランジスタのエミッタにある残存信
号を除去する。Ｔ２２期間はセンサトランジスタのベー
スのリセット期間であって、パルスＰＲＦをロウレベル
として、画素のＰＭＯＳ ）ランジスタをＯＮ状態とし
て、センサトランジスタのベースをリセットする。Ｔ２
３期間はセンサトランジスタの過渡リフレッシュ期間で
あって、パルスＰｖＣをハイレベルとし、Ｍｏ３ トラ
ンジスタ２をＯＮ状態として、センサトランジスタのベ
ースに残存している電荷を除去する。
Ｔ３期間において、パルスＰＣが■□がらＶＬに変化し
たとき、Ｍｏ５ ）ランジスタ１４がＯＮ状態となって
、蓄積容量３の一方の端子にバイアス電位が与えられ、
蓄積容量３の他方の端子がバイアス電位分、電位が上昇
する。
たとき、Ｍｏ５ ）ランジスタ１４がＯＮ状態となって
、蓄積容量３の一方の端子にバイアス電位が与えられ、
蓄積容量３の他方の端子がバイアス電位分、電位が上昇
する。
第５図は８カアンプの他の構成例である。
第５図に示すように、ダーリントン型バイポーラトラン
ジスタのベース及びエミッタには、それぞれＭｏ３）ラ
ンジスタ１７，１８が接続されており、パルスＰＣによ
ってＭｏ３ トランジスタ１７とＭｏ３ トランジスタ
１８とのいずれかをＯＮ状態となる。
ジスタのベース及びエミッタには、それぞれＭｏ３）ラ
ンジスタ１７，１８が接続されており、パルスＰＣによ
ってＭｏ３ トランジスタ１７とＭｏ３ トランジスタ
１８とのいずれかをＯＮ状態となる。
本構成例の出力アンプは、出力信号■。＋ＪＴがエミッ
タ端子から直接出力されるので、低インピーダンス信号
となる。そのため、ノイズの影響を受けにくく、高速動
作が可能となる。
タ端子から直接出力されるので、低インピーダンス信号
となる。そのため、ノイズの影響を受けにくく、高速動
作が可能となる。
第６図は、本発明を応用したマルチチップセンサ装置の
概略的説明図である。
概略的説明図である。
マルチチップセンサの取付は基板では、従来の光電変換
装置において述べたように、配線パターン間の寄生容量
により、チップ駆動のためのクロックパルスが出力信号
に重畳しノイズとなる課題があった。
装置において述べたように、配線パターン間の寄生容量
により、チップ駆動のためのクロックパルスが出力信号
に重畳しノイズとなる課題があった。
第６図に示した本発明を応用したマルチチップセンサ装
置では、各チップの出力信号端子および出力オフセット
端子どうしが共通接続され、減算回路ＤＥＦで減算処理
がなされるため、配線パターン間の寄生容量を減算処理
により除去することができる。また、読出し駆動がなさ
れているチップ以外の、チップ内の出力アンプ２０は、
非動作である。
置では、各チップの出力信号端子および出力オフセット
端子どうしが共通接続され、減算回路ＤＥＦで減算処理
がなされるため、配線パターン間の寄生容量を減算処理
により除去することができる。また、読出し駆動がなさ
れているチップ以外の、チップ内の出力アンプ２０は、
非動作である。
［発明の効果］
以上詳細に説明したように、本発明の光電変換装置によ
れば、光電変換素子の出力部に、アンプ動作を制御でき
るアンプを設け、センサを駆動しない場合は該アンプを
不動作にして、消費電力を低減することができる。
れば、光電変換素子の出力部に、アンプ動作を制御でき
るアンプを設け、センサを駆動しない場合は該アンプを
不動作にして、消費電力を低減することができる。
なお、上記光電変換装置において、ダーリントン型トラ
ンジスタの一方の主電極に負荷手段を電気的に接続して
構成されたエミッタフォロア回路を設け、 前記ダーリントン型トランジスタの制御電極を前記光電
変換素子の信号出力側に電気的に接続し、前記エミッタ
フォロア回路から信号を出力して前記アンプに入力すれ
ば、上記効果に加えて信号出力線のリセット動作が不要
となり、光電変換装置の駆動の高速化を図ることができ
る。
ンジスタの一方の主電極に負荷手段を電気的に接続して
構成されたエミッタフォロア回路を設け、 前記ダーリントン型トランジスタの制御電極を前記光電
変換素子の信号出力側に電気的に接続し、前記エミッタ
フォロア回路から信号を出力して前記アンプに入力すれ
ば、上記効果に加えて信号出力線のリセット動作が不要
となり、光電変換装置の駆動の高速化を図ることができ
る。
また本発明の光電変換装置によれば、光電変換素子の出
力部に、アンプ動作を制御できるアンプを複数設け、ア
ンプ出力の減算処理によりセンサと出力アンプのオフセ
ット及び配線パターン間の寄生容量に起因するノイズを
除去することができるので、光電変換装置の駆動の高速
化を図ることができるとともに、センサを駆動しない場
合はアンプを不動作にして、消費電力を低減することが
できる。
力部に、アンプ動作を制御できるアンプを複数設け、ア
ンプ出力の減算処理によりセンサと出力アンプのオフセ
ット及び配線パターン間の寄生容量に起因するノイズを
除去することができるので、光電変換装置の駆動の高速
化を図ることができるとともに、センサを駆動しない場
合はアンプを不動作にして、消費電力を低減することが
できる。
上記光電変換装置において、ダーリントン型トランジス
タの一方の主電極に負荷手段を電気的に接続して構成さ
れた複数のエミッタフォロア回路を設け、 前記ダーリントン型トランジスタの制御電極を前記光電
変換素子の信号出力側に電気的に接続し、前記複数のエ
ミッタフォロア回路の一方から光電変換信号を出力して
第一のアンプに入力し、他方からオフセット信号を出力
して第二のアンプに入力すれば、上記作用に加えて信号
出力線のリセット動作が不要となり、光電変換装置の駆
動の高速化を図ることができる。
タの一方の主電極に負荷手段を電気的に接続して構成さ
れた複数のエミッタフォロア回路を設け、 前記ダーリントン型トランジスタの制御電極を前記光電
変換素子の信号出力側に電気的に接続し、前記複数のエ
ミッタフォロア回路の一方から光電変換信号を出力して
第一のアンプに入力し、他方からオフセット信号を出力
して第二のアンプに入力すれば、上記作用に加えて信号
出力線のリセット動作が不要となり、光電変換装置の駆
動の高速化を図ることができる。
第１図は、本発明の光電変換装置に係る信号読出回路を
示す回路構成図である。 第２図は画素を構成するセンサトランジスタのオフセッ
ト電圧を光電変換信号とは別に読出す本発明の光電変換
装置の第１実施例の信号読み出し回路の一画素分に相当
する回路構成図である。 第３図は、センサトランジスタのリセット電位ｖｖｃを
ＧＮＤとした時の本発明の第２実施例の信号読み出し回
路の一画素分に相当する回路構成図である。 第４図は、信号読み出し回路のタイミング図である。 第５図は、出力アンプの他の構成例である。 第６図は、本発明を応用したマルチチップセンサ装置の
概略的説明図である。 第７図は、従来の光電変換装置の信号読出し回路の構成
を示す回路構成図である。 第８図は、上記信号読出し回路の動作を説明するだめの
タイミングチャートである。 １：画素、２ ： ＭＯＳ ）−ランジスタ、３二蓄積
容量、４：ＭＯＳトランジスタ、５：ＭＯＳトランジス
タ、６・水平出力線、７ ： ＭＯＳ ）ランジスタ、
８：ＭＯＳトランジスタ、９：ダーリントンエミッタフ
ォロア回路、１０：出力アンプ、ｌｌ：水平シフトレジ
スタ（Ｈ，Ｓ、Ｒ）、１２ ：垂直出力線。 代理人 弁理士 山 下 穣 平 第３図 よ Ｖｖｃ（ＧＮＯ） 第５図 第６図
示す回路構成図である。 第２図は画素を構成するセンサトランジスタのオフセッ
ト電圧を光電変換信号とは別に読出す本発明の光電変換
装置の第１実施例の信号読み出し回路の一画素分に相当
する回路構成図である。 第３図は、センサトランジスタのリセット電位ｖｖｃを
ＧＮＤとした時の本発明の第２実施例の信号読み出し回
路の一画素分に相当する回路構成図である。 第４図は、信号読み出し回路のタイミング図である。 第５図は、出力アンプの他の構成例である。 第６図は、本発明を応用したマルチチップセンサ装置の
概略的説明図である。 第７図は、従来の光電変換装置の信号読出し回路の構成
を示す回路構成図である。 第８図は、上記信号読出し回路の動作を説明するだめの
タイミングチャートである。 １：画素、２ ： ＭＯＳ ）−ランジスタ、３二蓄積
容量、４：ＭＯＳトランジスタ、５：ＭＯＳトランジス
タ、６・水平出力線、７ ： ＭＯＳ ）ランジスタ、
８：ＭＯＳトランジスタ、９：ダーリントンエミッタフ
ォロア回路、１０：出力アンプ、ｌｌ：水平シフトレジ
スタ（Ｈ，Ｓ、Ｒ）、１２ ：垂直出力線。 代理人 弁理士 山 下 穣 平 第３図 よ Ｖｖｃ（ＧＮＯ） 第５図 第６図
Claims (6)
- （１）光電変換素子の各画素からの信号をアンプを通し
て出力する光電変換装置において、 前記アンプはアンプの動作を制御する制御手段を備え、
前記信号を出力する時にはアンプを動作状態とし、前記
信号を出力しない時にはアンプを非動作状態とすること
を特徴とする光電変換装置。 - （２）前記アンプは、ダーリントン型トランジスタの一
方の主電極に負荷手段となる第一のスイッチ手段を電気
的に接続して構成されたエミッタフォロア回路と、 前記主電極に電気的に接続された出力用の第二のスイッ
チ手段とを備え、 前記制御手段が、前記第一のスイッチ手段と前記第二の
スイッチ手段とで構成されていることを特徴とする請求
項１記載の光電変換装置。 - （３）ダーリントン型トランジスタの一方の主電極に負
荷手段を電気的に接続して構成されたエミッタフォロア
回路を備え、 前記ダーリントン型トランジスタの制御電極は前記光電
変換素子の信号出力側に電気的に接続されていると共に
、前記エミッタフォロア回路から信号を出力して前記ア
ンプに入力した請求項１記載の光電変換装置。 - （４）光電変換素子の各画素からの光電変換信号を出力
する第一のアンプと、 光電変換素子の各画素からのオフセット信号を出力する
第二のアンプと、 前記第一のアンプの出力信号と前記第二のアンプの出力
信号との減算を行う減算手段とを有する光電変換装置で
あって、 前記第一のアンプ及び前記第二のアンプは、請求項１記
載のアンプであることを特徴とする光電変換装置。 - （５）ダーリントン型トランジスタの一方の主電極に負
荷手段を電気的に接続して構成された複数のエミッタフ
ォロア回路を備え、 前記ダーリントン型トランジスタの制御電極は前記光電
変換素子の信号出力側に電気的に接続されていると共に
、前記複数のエミッタフォロア回路の一方から光電変換
信号を出力して前記第一のアンプに入力し、他方からオ
フセット信号を出力して前記第二のアンプに入力した請
求項４記載の光電変換装置。 - （６）前記請求項４記載の光電変換装置が複数接続され
たマルチチップセンサ装置であって、各光電変換装置の
第一のアンプ出力端子および第二のアンプ出力端子同士
が夫々共通接続されていると共に、前記第一のアンプ出
力端子の信号と前記第二のアンプ出力端子の信号との減
算を行なう共通の減算手段を有することを特徴とするマ
ルチチップセンサ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303957A JP2798805B2 (ja) | 1990-11-13 | 1990-11-13 | 光電変換装置及びそれを用いたマルチチップセンサ装置 |
| US07/618,361 US5146339A (en) | 1989-11-21 | 1990-11-21 | Photoelectric converting apparatus employing Darlington transistor readout |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303957A JP2798805B2 (ja) | 1990-11-13 | 1990-11-13 | 光電変換装置及びそれを用いたマルチチップセンサ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04177984A true JPH04177984A (ja) | 1992-06-25 |
| JP2798805B2 JP2798805B2 (ja) | 1998-09-17 |
Family
ID=17927313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2303957A Expired - Fee Related JP2798805B2 (ja) | 1989-11-21 | 1990-11-13 | 光電変換装置及びそれを用いたマルチチップセンサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2798805B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0577391A2 (en) * | 1992-06-30 | 1994-01-05 | Canon Kabushiki Kaisha | Solid state image pickup apparatus |
| JP2006101498A (ja) * | 2004-09-02 | 2006-04-13 | Ricoh Co Ltd | 画像読取装置 |
| US7851738B2 (en) | 2004-12-28 | 2010-12-14 | Casio Computer Co., Ltd. | Driver circuit, related drive control method and image reading apparatus |
| US8106955B2 (en) | 2007-05-02 | 2012-01-31 | Canon Kabushiki Kaisha | Solid-state image sensing device and image sensing system |
| US10326903B2 (en) | 2016-09-29 | 2019-06-18 | Seiko Epson Corporation | Image reader device, and semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115865A (ja) * | 1985-11-15 | 1987-05-27 | Canon Inc | 光電変換装置の駆動方法 |
| JPS63290080A (ja) * | 1987-05-22 | 1988-11-28 | Canon Inc | 光電変換装置 |
-
1990
- 1990-11-13 JP JP2303957A patent/JP2798805B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115865A (ja) * | 1985-11-15 | 1987-05-27 | Canon Inc | 光電変換装置の駆動方法 |
| JPS63290080A (ja) * | 1987-05-22 | 1988-11-28 | Canon Inc | 光電変換装置 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0577391A2 (en) * | 1992-06-30 | 1994-01-05 | Canon Kabushiki Kaisha | Solid state image pickup apparatus |
| EP0577391B1 (en) * | 1992-06-30 | 1998-08-19 | Canon Kabushiki Kaisha | Solid state image pickup apparatus |
| US6049357A (en) * | 1992-06-30 | 2000-04-11 | Canon Kabushiki Kaisha | Image pickup apparatus including signal accumulating cells |
| JP2006101498A (ja) * | 2004-09-02 | 2006-04-13 | Ricoh Co Ltd | 画像読取装置 |
| JP4616129B2 (ja) * | 2004-09-02 | 2011-01-19 | 株式会社リコー | 画像読取装置 |
| US7851738B2 (en) | 2004-12-28 | 2010-12-14 | Casio Computer Co., Ltd. | Driver circuit, related drive control method and image reading apparatus |
| US8106955B2 (en) | 2007-05-02 | 2012-01-31 | Canon Kabushiki Kaisha | Solid-state image sensing device and image sensing system |
| US8553101B2 (en) | 2007-05-02 | 2013-10-08 | Canon Kabushiki Kaisha | Solid-state image sensing device and image sensing system |
| US10326903B2 (en) | 2016-09-29 | 2019-06-18 | Seiko Epson Corporation | Image reader device, and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2798805B2 (ja) | 1998-09-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |