JPH04170833A - 信号変換用集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、互いに異なる形式の信号を扱う２つの集積
回路等の装置の間で通信を行う場合に、２つの装置の間
に接続されて用いられ、双方の装置からの信号の形式を
相手の装置に適合する形式に変換して送出するための信
号変換用集積回路に関するものである。

〔従来の技術］ 大規模集積回路、とりわけＡ　Ｓ　Ｉ　Ｃ（Ａｐｐｌｉ
ｃａｔｉｏｎ　５ｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅ
ｄ　Ｃ１ｒｃｕｉｔ　）においては、通常の集積回路に
比べて回路規模に対するビン数が多く、従ってチップ内
の回路とピンとを接続するパッドの数も多い。これは入
出力する信号の種類が多く、それらの信号の各々に対し
てビンが設けられているためである。このため、通常の
集積回路ではチップサイズが主として回路規模によって
決まるが、ＡＳＩＣのような大規模集積回路の場合は、
チップサイズがビン数による、いわゆるパッドリミテッ
ドで決まることが多く、チップの効率的な利用を妨げて
いる。

また、ＡＳＩＣはその目的、機能に応じて個々のＡＳ　
Ｉ　Ｃで扱う信号の形式が異なることが多く、従って、
各ＡＳＩＣには、扱う信号の形式に適合したインタフェ
ース回路が設けられている。そして、従来のＡＳＩＣは
他のＡＳＩＣを含む装置のインタフェースとの共通化は
考慮されていないのが普通である。尚、上記信号の形式
とは、ここではデータのビット数、データ幅、パラレル
データ、シリアルデータ、データの転送速度、データの
転送順序等を言うものとする。

〔発明が解決しようとする課題〕

従来では新たにＡＳＩＣを設計する際に、他のＡＳＩＣ
と接続して信号の通信を行うことを考慮して、他のＡＳ
ＩＣのインタフェースに適合するようなインタフェース
を設けようとすると、回路設計の自由度が制限されたり
、そのインタフェースのためにビン数がさらに増加して
、パッドリミテッドを招く等の問題があった。

この発明は、上記の実状に鑑みて成されたものであり、
インタフェースの異なる２つのＡＳＩＣ等の装置の間で
信号を中継し、各装置のインタフェースに適合した形式
の信号に変換する機能を有する信号変換用集積回路を提
供することを目的としている。

〔課題を解決するための手段〕

請求項１の発明においては、外部接続される第１の装置
との間で、第１の形式を有する信号の入出力を行う第１
の送受信回路と、外部接続される第２の装置との間で、
第２の形式を有する信号の入出力を行う第２の送受信回
路と、上記第１の送受信回路を通じて人力される上記第
１の形式を有する信号を上記第２の形式を有する信号に
変換して上記第２の送受信回路に送ると共に上記第２の
送受信回路を通じて入力される上記第２の形式を有する
信号を上記第１の形式を有する信号に変換して上記第１
の送受信回路に送る信号変換回路とを設けている。

請求項２の発明においては、上記第１及び第２の送受信
回路と上記信号変換回路との動作モードを、処理する信
号の形式に応じて外部から与えられるモード設定信号に
基づいて設定するモード設定回路を設けている。

〔作　用〕

この発明による信号変換用集積回路に２つのＡＳＩＣ等
の装置を外部接続した場合、その第１の装置から入力さ
れた信号はこの信号の形式に適合する第１の送受信回路
を通じて信号変換回路に加えられ、ここで第２の装置に
適合する形式の信号に変換された後、その形式に適合す
る第２の送受信回路を通じて第２の装置に送出される。

また第２の装置から入力された信号は第２の送受信回路
を通じて信号変換回路に加えられ、ここで第１の装置に
適合する形式の信号に変換された後、第１の送受信回路
を通じて第１の装置に送出される。

〔実施例〕

以下、この発明の第１の実施例を第１図に基づいて説明
する。

第１図において、工はこの発明による信号変換用集積回
路（以下変換ＡＳ■Ｃと呼ぶ）、２は変換ＡＳＩＣＩに
外部接続される第１の装置としてのＡＳＩＣ１３は変換
ＡＳＩＣＩに外部接続される第２の装置としてのＡＳｊ
Ｃ１４は変換ＡＳＩＣ１とＡＳＩＣ２とを接続する複数
本の信号線、５は変換ＡＳＩＣＩとＡＳＩＣ３とを接続
する複数本の信号線である。尚、信号線４．５は実際に
はそれぞれ変換ＡＳＩＣＩ及びＡＳＩＣ２，３に設けら
れた複数本のピン（図示セず）に接続されている。

変換ＡＳＩＣＩにおいて、１１はパラレルデータの入出
力を行う第１の送受信回路、１２はシリアルデータの入
出力を行う第２の送受信回路、１３はパラレルデータを
シリアルデータに変換すると共にシリアルデータをパラ
レルデータに変換する信号変換回路である。

ＡＳ　Ｉ　Ｃ２において、２１はＡＳＩＣとしての所定
の機能を有する内部回路、２２は内部回路２１と接続さ
れるパラレルインタフェース回路テする。

ＡＳＩＣ３において、３１はＡＳＩＣとしての所定の機
能を有する内部回路、３２は内部回路３１と接続される
シリアルインタフェースａｍである。

次に、上記構成による動作について説明する。

ＡＳＩＣ２の内部回路２１で処理されたデータはパラレ
ルデータとしてパラレルインタフェース回路２２から出
力され、信号線４を通じて変換ＡＳＩＣＩの第１の送受
信回路１１に入力される。

このパラレルデータは次に信号変換回路１３に送られ、
ここでシリアルデータに交換される。このシリアルデー
タは第２の送受信回路工２から出力され、信号線５を通
じてＡＳＩＣ３のシリアルインタフェース回路３２に入
力される。入力されたシリアルデータは内部回路３１に
送られて、所定の信号処理が成される。

また、ＡＳＩＣ３の内部回路３１で処理されたデータは
シリアルデータとしてシリアルインタフェース回路３２
．から出力され、信号線５を通して変換ＡＳＩＣＩの第
２の送受信回路１２に入力される。このシリアルデータ
は次に信号変換回路１３に送られ、ここでパラレルデー
タに変換される。

このパラレルデータは第１の送受信回路１１から出力さ
れ、信号線４を通じてＡＳＩＣ２のパラレルインタフェ
ース回路２２に入力される。入力されたパラレルデータ
は内部回路２１に送られて、所定の信号処理が成される
。

以上により、ＡＳＩＣ２とＡＳＩＣ３とが変換ＡＳＩＣ
Ｉを中継して互いに通信を行うことができる。その際、
変換ＡＳＩＣＩはＡＳＩＣ２からのパラレルデータをシ
リアルデータに変換してＡＳＩＣ３に送り、またＡＳＩ
Ｃ３からのシリアルデータをパラレルデータに変換して
ＡＳＩＣ２に送ることができる。

上述した第１の実施例によれば、ＡＳＩＣ２，３を設計
するときは、通信相手となるＡＳＩＣ等の装置のインタ
フェースで扱われる信号がパラレルデータかシリアルデ
ータかを考慮する必要がなく、各々の内部回路２１．３
１を、自分自身の回路の目的、機能のみを考慮して設計
すればよい。

また、インタフェース回路２２．３２についても、対応
する内部回路２１．３１の信号処理に最も適した構成の
みを考えて、それをそれぞれのチップ上に構成すればよ
い。従って、回路設計の自由度が妨げられず、またピン
数の増加を防ぐことができる。

尚、上述した第１の実施例による変換ＡＳＩＣ１は、信
号の形式変換機能としてパラレルデータとシリアルデー
タを相互に変換する機能を持たせたものであったが、変
換ＡＳＩＣＩはその他の信号の形式を変換するものに構
成することが可能である。例えばビット数あるいはデー
タ幅の大きいものから小さいものへの変換及び小さいも
のから大きいものへの変換機能、転送速度の速いものか
ら遅いものへの変換及び遅いものから速いものへの変換
機能、データの転送順序の並び替え等の変換機能が挙げ
られる。そして上記の変換機能に応じて、変換ＡＳＩＣ
Ｉの第１及び第２の送受信回路１１．１２及び信号変換
回路１３は、扱われる信号の形式に応じて構成される。

これと共に、変換ＡＳＩＣＩに外部接続されるＡＳＩＣ
２，３等の装置についても、その内部回路に応じたビッ
ト数、データ幅、転送速度、転送順序等の各信号形式の
データを扱うのに最も適したインタフェース回路が設け
られる。

第２図はこの発明の第２の実施例を示し、第１図と対応
する部分には同一符号を付して説明を省略する。

この第２の実施例における変換ＡＳＩＣＩは第１の実施
例と同様に第１及び第２の送受信回路１１．１２及び信
号変換回路１３が設けられると共に、これらの回路の動
作モードを設定するためのモード設定回路１４が新規に
設けられている。また、このモード設定回路工４にモー
ド設定信号を加えるための端子１５が設けられている。

この第２図の例では、変換ＡＳＩＣＩに２つのＡＳ　Ｉ
　Ｃ２ａ、２ｂを信号線４．６を介して接続した場合が
示されている。これらのＡＳＩＣ２ａ。

２ｂは第１図のＡＳＩＣ２と同様に、それぞれ内部回路
２１ａ、２１ｂ及びパラレルインタフェース回路２２ａ
、２２ｂを有している。従って、２つのＡＳＩＣ２ａ、
２ｂは互いにパラレルデータを通信するが、そのビット
数、データ幅、転送速度、転送順序等の複数の信号形式
のうちの１つ又は複数の形式において異なる信号を通信
するものである。

モード設定回路１４は、上記の信号形式に応じて端子１
５から加えられるモード設定信号に基づいて、第１及び
第２の送受信信号回路１１．１２及び信号変換回路１３
の動作モードを設定する。

例えば、ＡＳＩＣ２ａ、２ｂにおけるパラレルインタフ
ェース回路２２ａ、２２ｂに入出力されるパラレルデー
タの転送速度が異なる場合について説明する。

ＡＳＩＣ２ａのパラレルインタフェース回路２２ａから
所定の第１の速度で出力されたパラレルデータは信号［
４を通じて変換ＡＳＩＣＩの第１の送受信回路１１に加
えられ、さらに信号変換回路１３に加えられる。ここで
、ＡＳＩＣ２ｂのパラレルインタフェース回路２２ｂに
適合した所定の第２の速度に変換された後、第２の送受
信回路１２から出力され、信号線６を通してＡＳＩＣ２
ｂのパラレルインタフェース回路２２ｂに加エラれる。

また、ＡＳＩＣ２ｂのパラレルインタフェース回路２２
ｂから上記第２の速度で出力されたパラレルデータは信
号線６を通じて変換ＡＳＩＣＩの第２の送受信回路１２
に加えられ、さらに信号変換回路１３に加えられる。こ
こで、ＡＳＩＣ２ａのパラレルインタフェース回路２２
ａに適合した上記第１の速度に変換された後、第１の送
受信回路１１から出力され、信号線４を通じてＡＳＩＣ
２ａのパラレルインタフェース回路２２ａに加えられる
。

以上はＡＳＩＣ２ａ、２ｂ間でデータの転送速度が異な
る場合を例として説明したが、この他にパラレルデータ
とシリアルデータ、ビット数、データ幅、転送順序等が
異なる場合は、信号変換回路１３において、入力された
信号の形式を送出先の信号の形式に変換して出力するよ
うに成される。

第３図は第１図の場合と同様にパラレルインタフェース
回路２２を有゛するＡＳ　Ｉ　Ｃ２とシリアルインタフ
ェース回路３２を有するＡＳＩＣ３とを変換ＡＳＩＣＩ
に接続した場合を示す。この場合は、モード設定信号に
応じてモード設定回路１４により、第１及び第２の送受
信号！１１．１２及び信号変換回路１３は、入力された
パラレルデータをシリアルデータに変換して出力すると
共に入力されたシリアルデータをパラレルデータに変換
して出力するような動作モードに設定される。これによ
って第１図に説明したのと全く同様の動作が行われるこ
とになる。

以上説明した第１図、第２図及び第３図の各実施例では
、信号変換用集積回路としての変換ＡｓｌＣｌに対して
２つのＡＳＩＣを接続した場合について述べたが、Ａｓ
　Ｉ　Ｃの他にも集積回路、大規模集積回路、その他の
装置等を接続してよいのは勿論である。

〔発明の効果〕

この発明による信号変換用集積回路を、扱う信号形式の
異なる２つのＡＳＩＣ等の装置の間に接続して用いるこ
とにより、ＡＳＩＣ等の装置を設計するときは、通信相
手となるＡＳＩＣ等の装置のインタフェースで扱われる
信号の形式を考慮する必要がなく、各々の内部回路を、
自分自身の回路の目的、機能のみを考慮して設計すれば
よい。

また、インタフェース回路についても、対応する内部回
路の信号処理に最も適した構成のみを考えて、それをそ
れぞれのチップ上に構成すればよい。

従って、回路設計の自由度が妨げられず、また、ピン数
の増加を防ぐことができ、チップサイズの効率的利用が
可能になる。

【図面の簡単な説明】

第１図は第１の実施例を示すブロック図、第２図は第２
の実施例を示すブロック図、第３図は第２の実施例の他
の使用例を示すブロック図である。 なお、図面に用いた符号において、 １・・・・・・・・・・信号変換用集積回路１１・・・
・・・・・・・第１の送受信回路１２・・・・・・・・
・・第２の送受信回路１３・・・・・・・・・・信号変
換回路１４・・・・・・・・・・モード設定回路である
。

Claims (2)

【特許請求の範囲】
1. （１）外部接続される第１の装置との間で、第１の形式
   を有する信号の入出力を行う第１の送受信回路と、 外部接続される第２の装置との間で、第２の形式を有す
   る信号の入出力を行う第２の送受信回路と、 上記第１の送受信回路を通じて入力される上記第１の形
   式を有する信号を上記第２の形式を有する信号に変換し
   て上記第２の送受信回路に送ると共に上記第２の送受信
   回路を通じて入力される上記第２の形式を有する信号を
   上記第１の形式を有する信号に変換して上記第１の送受
   信回路に送る信号変換回路とをそれぞれ具備し１個の素
   子として構成されて成る信号変換用集積回路。
2. （２）上記第１及び第２の送受信回路と上記信号変換回
   路との動作モードを、処理する信号の形式に応じて外部
   から与えられるモード設定信号に基づいて設定するモー
   ド設定回路を設けたことを特徴とする請求項１記載の信
   号変換用集積回路。