KR20010091865A - 프로그램 가능한 딜레이를 갖는 범용 비동기화 송수신기자동 하프 듀플렉스 방향 제어 - Google Patents

Abstract

본 발명에 따르면 FIFO버퍼를 갖는 유아트(UART)가 제공된다. 회로는 FIFO 버퍼로부터 전송된 최종 워드를 검출한다. 송신기 공백 회로는 파이포 버퍼로부터 전송된 최종 워드가 검출될 때 송신기 공백 신호(RTS)를 발생한다. 딜레이(delay) 회로는 프로그램 가능한 시간 지연에 대해 RTS 신호의 발생을 지연시킨다. 레지스터를 통한 시간 지연은 사용자에 의해 프로그래머블 레지스터에 의해 설정된다. 그러므로, 본 발명은 유아트로서 동일칩 상에 프로그램 가능한 딜레이를 제공한다.

Description

프로그램 가능한 딜레이를 갖는 범용 비동기화 송수신기 자동 하프 듀플렉스 방향 제어{UART AUTOMATIC HALF-DUPLEX DIRECTION CONTROL WITH PROGRAMMABLE DELAY}

본 발명은 범용 비동기화 송수신기(Universal Asynchronous Receiver-Transmitters: UARTs, 이하 유아트라 칭함)에 관한 것으로, 보다 상세하게는 데이터의 최종 전송과 접수사이에 딜레이(delay)를 설정하는 범용 비동기화 송수신기에 관한 것이다.

유아트(UARTs)는 직렬 데이터 스트림이 중앙처리장치 또는 씨피유(CPU)와 통신가능 하면서, 병렬로부터 직렬로 데이터 스트림을 변환하기 위해서 많은 통신기기에서 사용된다. 유아트(UARTs)는 다중 채널을 제공할 수 있는 단일 유아트(UART)를 지니며, 수년동안 복잡하게 증가되었다.

동작에 있어서, 전형적인 파이포(FIFO)는 그의 선입 선출(FIFO) 전송 버퍼가 공백이 될 때까지 데이터를 전송하게 된다. 그리고 나서, 데이터를 수신할 준비를 나타내는 제어 신호, 즉 수신 전송 신호(RTS)를 전송한다. 복잡한 문제는 버퍼로부터 비워진 데이터가 시프트 레지스터를 경유하여 직렬 통신 라인으로 시프트되는 것이다. 비워진 버퍼 이외에도, 시프트 레지스터를 통해 시프트되도록 최종 워드에 대해 시간이 허용되어야 한다.

추가적으로, 시간양은 전송라인 상의 최종 워드에 대한 전송 시간을 고려하여야 한다. 이 시간은 전송 라인의 길이, 라인의 질, 종단 임피던스(termination impedance)등에 따라서 변할 수 있다. 따라서 대부분의 통신 채널은 이러한 이벤트 조합의 최악의 경우에 대한 충분한 딜레이를 고려한 내장 딜레이(built-in delay)를 갖는다. 이 딜레이는 특히 TxRDY 신호로부터 시간을 정하는데, 이것은 최종 워드의 시작(start) 비트로부터 발생된다. 이렇게 해서, 딜레이는 시작 비트로부터 실행된다. 비록 워드의 길이가 몇가지 응용에서는 변할 수 있지만, 그로 인해서 이것은 요구된 딜레이양에 다른 변화를 일으킨다.

어떤 사용자들은 짧은 전송라인, 우수한 품질 등을 갖는 그들이 알고 있는 이런 딜레이를 줄이기 위해 그들의 응용을 커스터마이즈하기를 바라고 있다. 공지된 일실시예에 있어서, 지연시간을 설정하기 위해 사용하는 이산저항과 함께, 이것은 보드상의 유아트(UART)에 보드상에 연결된 프로그래머블 로직 어레이(PAL)를 사용하여 행해진다. 알티에스(RTS)신호는 중간에서 차단되고, TxRDY 신호를 사용하여 적당하게 지연되며, 그리고 나서 그 지연 후에(외부 팔(PAL) 회로 및 이산 저항에 의해 설정된) 진행되도록 허용된다. 그와 같은 프로그램 가능한 딜레이의 정확성을 단순화하고 개선하는 것이 바람직하다.

본 발명의 목적은 파이포(FIFO) 버퍼를 갖는 유아트(UART)를 제공하는데 있다.

도 1 은 본 발명을 구체화하는 유아트(UART)의 블록 다이어그램.

도 2 는 도 1 의 유아트(UART)의 한 채널에 연결된 딜레이회로의 블록 다이어그램.

도 3 은 본 발명의 실시예에서 딜레이 타이밍을 나타내는 타이밍 다이어그램.

도 4 는 본 발명의 일실시예인 그림자 레지스터로서의 프로그램 가능한 딜레이 레지스터의 블록다이어그램.

<도면의 주요 부분에 대한 부호의 설명>

12 : UART 채널 14 : 송신 선입/선출(FIFO) 버퍼

16 : 수신 FIFO 18 : 입출력(I/O) 라인

20, 24 : 내부 버스 22 : 내부 FIFO 관리자

26 : PCI 로컬 버스 인터페이스

30 : 장치 배치 레지스터

본 발명에 따르면, 회로는 파이포(FIFO) 버퍼로부터 전송된 최종 워드를 검출한다. 송신기 공백 회로는 상기 파이포(FIFO) 버퍼로부터 전송된 최종 워드가 검출될 때 내부 송신기 공백 신호를 발생한다. 딜레이 회로는 전송 공백 신호로부터의 프로그램 가능한 시간 지연에 대해 알티에스(RTS)신호의 발생을 지연시킨다. 그러므로 시간 지연은 사용자에 의해 프로그래머블 레지스터에 의해 설정된다. 따라서, 본 발명은 유아트(UART)로서 동일 칩상에 프로그램 가능한 딜레이를 제공한다.

송신기 공백 신호는 시작 비트로부터 발생된 TxRDY신호가 아니라 최종 워드의 정지 비트로부터 트리거된 내부 신호인 것이 바람직하다.

프로그래머블 레지스터는 사용자에 의해 사용된 읽기 전용 레지스터의 일부이고 유아트(UART)상에 이미 위치하는 그림자(shadow) 레지스터인 것이 바람직하다. 이것은 추가 레지스터의 추가에 대한 필요성을 없앤다. 일실시예에 있어서, 이것은 모뎀 상태 레지스터의 최초 4비트이다.

다른 바람직한 실시예에 있어서, 유아트(UART)는 다수의 채널을 지원한다. 바람직하게는, 적어도 8개 채널이 지원된다. 각 채널은 그 자신의 파이포(FIFO) 전송 버퍼와 최종 워드를 검출하고 알티에스(RTS)신호를 발생하기 위한 회로를 갖는다. 딜레이 회로는 모든 채널과 공통상태이고, 다중 채널 사이에 공유될 수도 있다. 마찬가지로, 프로그래머블 레지스터는 모든 채널에 대한 지연을 위해 사용된 단일 프로그래머블 레지스터이다. 다른 실시예에 있어서, 각 채널 또는 채널의 서브그룹들은 그들의 분리 딜레이 회로와 프로그램 가능한 딜레이를 지님으로써, 사용자에 의해 결정된 것으로, 단일 유아트는 다른 채널 전송 라인 특성들에 의거하여 다른 딜레이들을 제공할 수 있다.

이하, 본 발명의 바람직한 실시예에 대하여 첨부도면을 참조하여 상세히 설명한다.

도 1 은 유아트(UART)(10)의 블록 다이어그램이다. 유아트(UART)는 8개의 채널(12)을 포함한다. 채널 0은 그 채널에 대한 내부 회로를 나타내는데, 이것은 도시하지 않았으나 다른 8개의 채널에 대해서도 동일하다. 특히, 그것은 64 비트 전송 선입/선출(FIFO) 버퍼 (14)와 64 바이트 수신 파이포(FIFO)(16)을 갖는다. 채널은 또한 다른 제어 회로와 레지스터들을 포함한다. 이 채널들은 입출력(I/O) 라인들(18)을 경유하여 직렬 데이터 통신 라인들에 인터페이스로 접속한다. 데이터는 내부 버스(20)를 통해 내부 파이포(FIFO) 관리자 (22)로 제공될 수 있다. 이 파이포 관리자(22)는 제 2 내부 버스(24)를 통해 피씨아이(PCI) 로컬 버스 인터페이스 (26)에 데이터를 양방향으로 제공한다.

일련의 장치 배치 레지스터 (30)가 피씨아이(PCI) 로컬 버스 인터페이스(26)에 의해서 직접적으로 억세스 가능하다.

도 2 는 도 1 의 채널중 하나에 대한 본 발명의 딜레이 회로의 일실시예이다. 도시된 전송 파이포(FIFO)(14)는 시프트 레지스터(40)를 통해 유아트(UART)의 전송 핀(TXO)(42)로 전송되는 전송비트를 갖고 있다. 핀 (44)에 대한 전송 준비 신호(TXRDY)는 파이포(FIFO)(14)내의 최종 워드로부터, 워드의 시작 비트로부터 발생된다. 본 발명은 파이포(FIFO)(14)로부터 최종 워드를 검출하고 또한 시프트 레지스터 (40)로부터 정지 비트를 검출하는 정지 비트 검출 회로(46)를 추가로 구비한다. 정지 비트가 검출되었을 때, 프로그래머블 카운터(48)에 공급된다. 프로그래머블 카운터는 사용자 설정 프로그램 가능한 딜레이를 저장하는 프로그래머블 레지스터(50)에 의해 설정된 것으로서 시간을 카운트 다운하기 시작한다. 카운트의 도달시에, 신호는 버퍼(52)를 통해 알티에스(RTS) 핀 (54)에 공급된다.

다중 채널에 대해, 프로그래머블 레지스터는 공유되지만, 회로의 나머지는 각 채널 내에서 중복된다.

도 3 은 본 발명의 타이밍도를 나타낸 것이다. 최종 워드(56)는 시작 비트 (58)과 정지 비트 (60)을 갖고 있는 것으로 도시되어 있다. 유아트(UARTs)에서, 티엑스알디와이(TXRDY)신호는 시작 비트(58)로부터 발생된다. 최종 워드(56)의 길이는 변할 수 있기 때문에, 워드 길이내에서 이러한 가능한 변경을 설명하는데 필요한 시스템이 존재하고, 최대 워드 길이 후에 적당하게 약간의 시간 지연을 갖는다. 본 발명은 한편, 정지 비트(60)가 트리거된 신호를 발생한다. 송신기 공백 신호로 명시된 이 신호는 하나의 지점(62)에서 발생된다. 도 2 에 도시된 딜레이 회로는 사용자에 의해 프로그램 가능한 딜레이를 갖는 하나의 지점(64)까지 지연될 것이다.

도 4 는 딜레이 그림자 레지스터로서 도 2 의 프로그램 가능한 딜레이 레지스터(50)의 실시예를 나타낸다. 그림자 레지스터는 모뎀 상태 레지스터(64)에 대한 그림자 레지스터이다. 그림자 레지스터로서, 동일 어드레스 라인(66)은 동일 레지스터 어드레스에서 양쪽 레지스터에 주소를 전송한다. 그러나, 데이터 라인(68)은 레지스터(64)로부터 버퍼(70)를 통하여 독취신호에 응답하여 독취되도록 배치된다. 그러나, 쓰기 신호는 버퍼(72)를 통해 그림자 레지스터(50)으로 데이터를 제공한다. 이렇게 해서, 사용자에 의해 독취 목적을 위해서만 사용된 어드레스 공간이 사용자에 의한 쓰기에 응답하여 딜레이를 설정하도록 제공될 수 있다. 사용자는 딜레이 신호를 다시 독취할 필요가 없고, 도 2 의 프로그램 가능한 카운터에 내부적인출력으로서 간단히 사용된다.

따라서 본 발명은 사용자가 파이포(FIFO) 버퍼내에 워드 길이에 변화를 설명하도록 한다. 워드 길이는 예를 들면, 어떤 실시예에서는 7-12 비트들까지 변할 수 있다.

상기 설명한 바와 같이, 본 발명에 의하면, 사용자는 사용자에 의해 사용된 특별한 배치를 위해 적당한 지연량을 프로그램적으로 설정할 수 있다. 이 배치는 전송라인의 길이, 전송라인의 질, 종단 임피던스의 질, 신호 질에 영향을 주는 노이즈 등에 의존하여 변할 수도 있다.

이 기술에 익숙한 사용자들의 이해로서, 본 발명은 다른 특별한 형태로 본질적 특징을 벗어남이 없이 구체화될 수 있다. 예를 들면, 다중 채널들에 의해 공유된 지연 레지스터와 회로대신에 별도의 지연회로와 레지스터들이 4개의 채널의 각각의 서브??에 대해 사용될 수 도 있다. 대안으로, 각 채널은 대안적인 실시예로서 그 자신의 지연 레지스터를 가질 수도 있다. 추가로, 대안 레지스터 위치들이 사용될 수도 있다. 따라서, 이전 설명은 제한이 아니고 이하 청구항에 설명된 발명의 범위에서의 예시적인 것으로 의도된 것이다.

Claims (10)

1. 선입, 선출(FIFO) 버퍼;

   상기 FIFO 버퍼로부터 전달된 최종 워드를 검출하기 위한 회로;

   상기 FIFO 버퍼로부터 전송된 최종 워드가 검출될 때 송신기 공백 제어 라인상에 송신기 공백 신호를 발생하는 송신기 공백 회로;

   프로그램 가능한 지연 시간에 대한 상기 송신기 공백 신호의 발생을 딜레이시키는 딜레이 회로 및;

   상기 프로그램 가능한 지연 시간을 설정하기 위한 프로그래머블 레지스터를 포함하는 범용 비동기화 송수신기.
2. 제 1 항에 있어서, 상기 송신기 공백 신호는 상기 최종 워드의 정지 비트로부터 트리거된(triggered) 내부신호인 범용 비동기화 송수신기.
3. 제 1 항에 있어서, 상기 프로그래머블 레지스터는 사용자에 의한 읽기 전용 레지스터의 쓰기 전용부인 그림자 레지스터를 포함하는 범용 비동기화 송수신기.
4. 제 3 항에 있어서, 상기 쓰기 전용부는 모뎀 상태 레지스터의 최초 4비트를 포함하는 범용 비동기화 송수신기.
5. 제 1 항에 있어서, 상기 프로그래머블 레지스터는 4 비트 레지스터인 범용 비동기화 송수신기.
6. 제 1 항에 있어서,

   상기 FIFO 버퍼, 상기 최종 워드를 검출하기 위한 상기 회로 및 상기 송신기 공백 회로를 각각 갖는 다수의 채널을 더 포함하고;

   상기 딜레이 회로와 상기 프로그래머블 레지스터는 상기 각 채널에 대해 상기 송신기 공백 신호의 지연을 제어하도록 연결된 단일 회로와 레지스터인 범용 비동기화 송수신기.
7. 선입, 선출(FIFO) 버퍼;

   상기 FIFO 버퍼로부터 전달된 최종 워드를 검출하기 위한 회로;

   상기 FIFO 버퍼로부터 전송된 최종 워드가 검출될 때 송신기 공백 제어 라인상에 상기 최종 워드의 정지 비트로부터 트리거된 내부 신호인 송신기 공백 신호를 발생하는 송신기 공백 회로;

   프로그램 가능한 지연 시간에 대한 상기 송신기 공백 신호의 발생을 지연시키는 딜레이 회로;

   사용자에 의한 독취전용 레지스터의 쓰기 전용부인 그림자 레지스터를 지니며, 상기 프로그램 가능한 지연 시간을 설정하기 위한 프로그래머블 레지스터 및;

   상기 FIFO 버퍼와, 최종 워드를 검출하기 위한 상기 회로와, 상기 송신기 공백회로를 각각 갖는 다수의 채널을 더 포함하고;

   상기 딜레이 회로와 상기 프로그래머블 레지스터는 상기 각 채널에 대해 상기 송신기 공백 신호의 딜레이를 제어하도록 연결된 단일회로와 레지스터인 범용 비동기화 송수신기.
8. 제 3 항에 있어서, 상기 쓰기 전용부는 모뎀 상태 레지스터의 최초 4 비트를 포함하는 범용 비동기화 송수신기.
9. 제 1 항에 있어서, 상기 프로그래머블 레지스터는 4 비트 레지스터인 범용 비동기화 송수신기.
10. 제 7 항에 있어서, 상기 송수신기는 적어도 8개의 채널을 포함하는 범용 비동기화 송수신기.