JPH0416750B2 - - Google Patents
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- JPH0416750B2 JPH0416750B2 JP57130337A JP13033782A JPH0416750B2 JP H0416750 B2 JPH0416750 B2 JP H0416750B2 JP 57130337 A JP57130337 A JP 57130337A JP 13033782 A JP13033782 A JP 13033782A JP H0416750 B2 JPH0416750 B2 JP H0416750B2
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- operational amplifier
- voltage
- signal
- integrator
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Links
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R21/00—Arrangements for measuring electric power or power factor
- G01R21/133—Arrangements for measuring electric power or power factor by using digital technique
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R21/00—Arrangements for measuring electric power or power factor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】
本発明はデジタル出力型の積分回路に関し、特
に２つの信号の積の積分に比例する数のパルスを
出力するようにした積分回路に関する。
に２つの信号の積の積分に比例する数のパルスを
出力するようにした積分回路に関する。
電子式電力量計の１つとしては米国GE社より
出された文献（INT.J.Electronics1980、vol48、
No.3pp257）が知られている。この文献では三相
交流用を示しているが、これを単相用に変更し、
かつ、改良を加えたものを第１図に示す。すなわ
ちこの電力計は給電線電圧に比例した電圧信号
Evと、給電線電流に比例した電圧信号Eiとを乗算
し、これを積分することにより周波数信号0を得
るものである。したがつて電力量はこの0を計数
することにより求めることができる。
出された文献（INT.J.Electronics1980、vol48、
No.3pp257）が知られている。この文献では三相
交流用を示しているが、これを単相用に変更し、
かつ、改良を加えたものを第１図に示す。すなわ
ちこの電力計は給電線電圧に比例した電圧信号
Evと、給電線電流に比例した電圧信号Eiとを乗算
し、これを積分することにより周波数信号0を得
るものである。したがつて電力量はこの0を計数
することにより求めることができる。
この回路の動作を第２図のタイムチヤートによ
り説明する。
り説明する。
この図は電圧と電流の位相差が0°の場合であ
る。
る。
積分器INT１と比較器CP１，CP２、フリツプ
フロツプFF１とスイツチSW１は、三角波出力
VΔを発生するためのものである。積分器INT１
は、演算増巾器Ａ１、抵抗Ｒ１、容量Ｃ１とから
なり、スイツチSW１を介して与えられる電圧VB
又は−VBの積分出力VΔを発生する。たとえば、
電圧VBが与えられたとき、漸次直線的に減少す
る電圧を出力する。この出力VΔは比較器CP１の
非反転入力端および比較器CP２の反転入力端に
印加されている。比較器CP１の反転入力端およ
び比較器CP２の非反転入力端には、それぞれ基
準電圧VBおよび−VRが印加されている。比較器
CP１は、出力VΔがVRに等しくなると、フリツ
プフロツプFF１をセツトする信号を出力し、比
較器CP２は、出力VΔが−VRに等しくなると、
フリツプフロツプFF１をリセツトする信号を出
力する。スイツチSW１は、フリツプフロツプFF
１の出力Ｑが１のとき電圧VBを抵抗Ｒ１に接続
し、出力Ｑが０のとき、−VBを抵抗Ｒ１に接続す
る。たとえば、スイツチSW１が電圧VB側にセツ
トされているとき、積分器INT１の出力VΔは、
漸次、直線的に減少し、比較器CP２において、
一致が検出されると、フリツプフロツプFF２は
リセツトされ、その０出力によりスイツチSW１
は−VB側に切換えられる。この結果、積分出力
VΔは直線的に増大しはじめ、＋VRに一致すると、
比較器CPにより、フリツプフロツプFF１がセツ
トされる。このようにして、出力VΔは±VRの間
を一定周期で発振する三角波となる。このVΔと
被測定電圧信号Evが比較器CP３の非反転入力端
子と反転入力端に入力される。その出力Vgは、
Evをパルス幅変調したものになつている。この
ためには、三角波VΔの周波数が電圧Evのそれよ
りも、十分大きくする。
フロツプFF１とスイツチSW１は、三角波出力
VΔを発生するためのものである。積分器INT１
は、演算増巾器Ａ１、抵抗Ｒ１、容量Ｃ１とから
なり、スイツチSW１を介して与えられる電圧VB
又は−VBの積分出力VΔを発生する。たとえば、
電圧VBが与えられたとき、漸次直線的に減少す
る電圧を出力する。この出力VΔは比較器CP１の
非反転入力端および比較器CP２の反転入力端に
印加されている。比較器CP１の反転入力端およ
び比較器CP２の非反転入力端には、それぞれ基
準電圧VBおよび−VRが印加されている。比較器
CP１は、出力VΔがVRに等しくなると、フリツ
プフロツプFF１をセツトする信号を出力し、比
較器CP２は、出力VΔが−VRに等しくなると、
フリツプフロツプFF１をリセツトする信号を出
力する。スイツチSW１は、フリツプフロツプFF
１の出力Ｑが１のとき電圧VBを抵抗Ｒ１に接続
し、出力Ｑが０のとき、−VBを抵抗Ｒ１に接続す
る。たとえば、スイツチSW１が電圧VB側にセツ
トされているとき、積分器INT１の出力VΔは、
漸次、直線的に減少し、比較器CP２において、
一致が検出されると、フリツプフロツプFF２は
リセツトされ、その０出力によりスイツチSW１
は−VB側に切換えられる。この結果、積分出力
VΔは直線的に増大しはじめ、＋VRに一致すると、
比較器CPにより、フリツプフロツプFF１がセツ
トされる。このようにして、出力VΔは±VRの間
を一定周期で発振する三角波となる。このVΔと
被測定電圧信号Evが比較器CP３の非反転入力端
子と反転入力端に入力される。その出力Vgは、
Evをパルス幅変調したものになつている。この
ためには、三角波VΔの周波数が電圧Evのそれよ
りも、十分大きくする。
Vgのデユーテイ比Ｄを三角波VΔの１サイクル
期間中にVgがHighレベルになつている時間の比
率と定義すれば、 Ｄ＝１／２（１−Ev／VR） (1) となる。すなわちEv＝0VのときＤ＝50％であり、
Ｄ＞０ならEv＜０、Ｄ＜０ならEv＞０となる。
期間中にVgがHighレベルになつている時間の比
率と定義すれば、 Ｄ＝１／２（１−Ev／VR） (1) となる。すなわちEv＝0VのときＤ＝50％であり、
Ｄ＞０ならEv＜０、Ｄ＜０ならEv＞０となる。
この出力Vgは、排他的論理和ゲート（Ｅ−OR
ゲート）EORを介してスイツチSW２を制御する
のに用いられる。スイツチSW２は、被測定電流
信号Eiとその反転信号−Eiとを切換えて積分器
INT２に入力するもので、積分器INT２、比較
器CP４，CP５、フリツプフロツプFF２は、上
述の積分器INT１、比較器CP１，CP２、フリツ
プフロツプFF１と同じように接続されている。
フリツプフロツプFF２の出力SVは積分器INT２
の積分波形VPを積分器INT２の動作範囲（＋VR
〜−VR）に折り返すために、Ｅ−ORゲートEOR
に入力され、Vgを反転させるのに用いられる。
ゲート）EORを介してスイツチSW２を制御する
のに用いられる。スイツチSW２は、被測定電流
信号Eiとその反転信号−Eiとを切換えて積分器
INT２に入力するもので、積分器INT２、比較
器CP４，CP５、フリツプフロツプFF２は、上
述の積分器INT１、比較器CP１，CP２、フリツ
プフロツプFF１と同じように接続されている。
フリツプフロツプFF２の出力SVは積分器INT２
の積分波形VPを積分器INT２の動作範囲（＋VR
〜−VR）に折り返すために、Ｅ−ORゲートEOR
に入力され、Vgを反転させるのに用いられる。
フリツプフロツプFF２は積分器INT２の出力
VPが±VRの範囲を越えたときに出力されるCP４
又はCP５の出力によりセツト又はリセツトされ、
このとき出力Svは高又は低レベルとなる。CP４
とCP５の出力が必ず交互に出るものとすれば
（これは、電圧と電流の位相差が０のときに成り
立つ）、VgとSvのEOR出力SIのデユーテイ比DIは
Svが低レベルか高レベルかによりDI＝Ｄ又はDI
＝１−Ｄの値をとる。Svが低レベルのとき“０”、
高レベルのとき“１”を値としてSvに割当てる
と、DI＝Sv＋（１−2Sv）Ｄとして表わされる。
こうして得たSI信号によりスイツチSW２を切換
えると、スイツチSW２の出力VMは平均的に見て
EvとEiの積に比例する。
VPが±VRの範囲を越えたときに出力されるCP４
又はCP５の出力によりセツト又はリセツトされ、
このとき出力Svは高又は低レベルとなる。CP４
とCP５の出力が必ず交互に出るものとすれば
（これは、電圧と電流の位相差が０のときに成り
立つ）、VgとSvのEOR出力SIのデユーテイ比DIは
Svが低レベルか高レベルかによりDI＝Ｄ又はDI
＝１−Ｄの値をとる。Svが低レベルのとき“０”、
高レベルのとき“１”を値としてSvに割当てる
と、DI＝Sv＋（１−2Sv）Ｄとして表わされる。
こうして得たSI信号によりスイツチSW２を切換
えると、スイツチSW２の出力VMは平均的に見て
EvとEiの積に比例する。
すなわちVMの三角波VΔの１サイクル内での平
均値MはM ＝Ei×DI−Ei（１−Di）＝（2DI −１）Ei＝（１−2Sv）（2D−１）Ei さらに(1)式を代入すれば M＝（2Sv−１）・EvEi／VR (2) となる。（2Sv−１）はSv＝０のとき−１，Sv＝１
のとき＋１であるから(2)式は M＝±Ev・Ei／VR (3) となる。すなわちMは瞬時電圧に比例し、その
符号がSvにより正負に切換わるものである。
均値MはM ＝Ei×DI−Ei（１−Di）＝（2DI −１）Ei＝（１−2Sv）（2D−１）Ei さらに(1)式を代入すれば M＝（2Sv−１）・EvEi／VR (2) となる。（2Sv−１）はSv＝０のとき−１，Sv＝１
のとき＋１であるから(2)式は M＝±Ev・Ei／VR (3) となる。すなわちMは瞬時電圧に比例し、その
符号がSvにより正負に切換わるものである。
VPはMを積分したものであり
VP＝（１−2Sv）／C2R2∫（EvEi／VR）dt＋Vpp (4)
である。ここでVPOは積分の初期値である。
VPは比較器CP４とCP５で±VRに達したかど
うかを検出され、その結果フリツプフロツプFF
２が変化する。このFF２の出力Svが“１”とな
つた回数を一定時間数えれば電力量に比例した値
を得ることができる。例えばｔ＝０からｔ＝Ｔま
での時間区間を考えるものとする。このとき出力
VPは第２図に示すような波形で±VRの間を変化
する。Ev×Ei＞０について考え、ｔ＝０のとき
VPO＝−VR、Sv＝０とし以後VPが＋VRにぶつか
るタイミングをt1，t3，t5…t2o-1，VPが−VRにぶ
つかるタイミングをt2，t4…t2aとする。するとt2i
〜t2i+1の区間ではSv＝０であり、 ΔVP＝＋１／C2R2∫t2i+2 t2i+1EvEi／VRdt＝2VR (5) またt2i+1〜t2i+2の区間ではSv＝１で ΔVP＝−１／C2R2∫t2i+2 t2i+1EvEi／VRdt＝−2VR (6) となる。したがつて積分器出力の折返しを行なわ
ずに連続して積分したと仮定したときの出力電圧
の変化VTは VT≡１／C2R2∫T OEvEi／VRdt＝１／C2Ro-1 〓 〓i=0 ｛∫t2i+1 t2iEvEi／VRdt＋∫t2i+2 t2i+1EvEi／VRdt
｝＝4nVR(7) となる。
うかを検出され、その結果フリツプフロツプFF
２が変化する。このFF２の出力Svが“１”とな
つた回数を一定時間数えれば電力量に比例した値
を得ることができる。例えばｔ＝０からｔ＝Ｔま
での時間区間を考えるものとする。このとき出力
VPは第２図に示すような波形で±VRの間を変化
する。Ev×Ei＞０について考え、ｔ＝０のとき
VPO＝−VR、Sv＝０とし以後VPが＋VRにぶつか
るタイミングをt1，t3，t5…t2o-1，VPが−VRにぶ
つかるタイミングをt2，t4…t2aとする。するとt2i
〜t2i+1の区間ではSv＝０であり、 ΔVP＝＋１／C2R2∫t2i+2 t2i+1EvEi／VRdt＝2VR (5) またt2i+1〜t2i+2の区間ではSv＝１で ΔVP＝−１／C2R2∫t2i+2 t2i+1EvEi／VRdt＝−2VR (6) となる。したがつて積分器出力の折返しを行なわ
ずに連続して積分したと仮定したときの出力電圧
の変化VTは VT≡１／C2R2∫T OEvEi／VRdt＝１／C2Ro-1 〓 〓i=0 ｛∫t2i+1 t2iEvEi／VRdt＋∫t2i+2 t2i+1EvEi／VRdt
｝＝4nVR(7) となる。
一方この区間でSvのパルス数はｎである。
したがつて
ｎ＝１／4C2R2VR 2∫T OEvEidt (8)
となる。ここで∫T OEvEidtは時間間隔Ｔの間の電力
量である。したがつてSvをカウントしたものは電
力量に比例する。
量である。したがつてSvをカウントしたものは電
力量に比例する。
さてこの回路において電圧と電流に位相差が生
じた場合を第３図の例で考えて見る。ここでは位
相差θ＝45°とする。パルスVg及びVMについては
第２図で説明したので、ここでは変調波形を平均
値化したEv×Eiが積分器INT２に入力されるもの
として考える。すると積分器出力VPには図の
で示すような波形が現われることがある。これは
Ev×Ei＜０になつた時に起りうる現象で、アンプ
Ａ２が飽和してしまい、積分器として動作しなく
なつたために生じた現象である。この部分を拡大
すると第４図のようになつている。図の破線で示
したのは、アンプＡ２が飽和しない理想的なもの
と仮定した場合のVPの波形VP′であり、飽和から
回復した後も実際の出力VPはVP′と重ならず、こ
の差が誤差として現われる。なおオペアンプの出
力は電源電圧の近傍まで変化しうるがこれを越え
ることはできない。したがつて出力が電源電圧範
囲を越えるような条件が入力側に加わると、アン
プは出力が電源電圧付近に固定されたまま飽和し
てしまいアンプとしての機能を果さなくなる。第
３図において±VRは電源電圧の範囲の内側に設
定されているので飽和するとのように出力が電
源電圧付近に固定されてしまう。このように積分
器が飽和してしまうのは、本来CP４とCP５のパ
ルスが交互にくることによりSvを反転させ、出力
VPを折り返すように動作すべきものであるが、
第３図のように途中でVPの方向が逆向きになる
とCP４又はCP５が連続して出るためSvを反転さ
せることができなくなるためである。この現象は
位相差が大きくなるほど、また積分器INT２の
時定数C2×R2が小さいほど顕著である。
じた場合を第３図の例で考えて見る。ここでは位
相差θ＝45°とする。パルスVg及びVMについては
第２図で説明したので、ここでは変調波形を平均
値化したEv×Eiが積分器INT２に入力されるもの
として考える。すると積分器出力VPには図の
で示すような波形が現われることがある。これは
Ev×Ei＜０になつた時に起りうる現象で、アンプ
Ａ２が飽和してしまい、積分器として動作しなく
なつたために生じた現象である。この部分を拡大
すると第４図のようになつている。図の破線で示
したのは、アンプＡ２が飽和しない理想的なもの
と仮定した場合のVPの波形VP′であり、飽和から
回復した後も実際の出力VPはVP′と重ならず、こ
の差が誤差として現われる。なおオペアンプの出
力は電源電圧の近傍まで変化しうるがこれを越え
ることはできない。したがつて出力が電源電圧範
囲を越えるような条件が入力側に加わると、アン
プは出力が電源電圧付近に固定されたまま飽和し
てしまいアンプとしての機能を果さなくなる。第
３図において±VRは電源電圧の範囲の内側に設
定されているので飽和するとのように出力が電
源電圧付近に固定されてしまう。このように積分
器が飽和してしまうのは、本来CP４とCP５のパ
ルスが交互にくることによりSvを反転させ、出力
VPを折り返すように動作すべきものであるが、
第３図のように途中でVPの方向が逆向きになる
とCP４又はCP５が連続して出るためSvを反転さ
せることができなくなるためである。この現象は
位相差が大きくなるほど、また積分器INT２の
時定数C2×R2が小さいほど顕著である。
このように従来回路では位相差のある電力を正
確に計量することができないという欠点がある。
確に計量することができないという欠点がある。
位相差のある電力を計量できるようにするには
負電力の発生を抑えることが考えられる。この例
として特開昭55−9147に示された方法がある。こ
れは積分器INT２の入力に低減フイルターを設
け電力波形VMを平滑することにより負電力の発
生を防ぐというものである。この方法によれば積
分器以降の回路は簡単でよく、かつ低速動作であ
つてもかまわないというメリツトがある。しかし
フイルタの時定数を長くとる必要があるため大き
な抵抗と大きな容量が必要になる。したがつて回
路のLSI化を考えたときに、フイルタをLSI化す
ることが困難であり、外付け部品で構成するた
め、製品コストの上昇を招くことになる。
負電力の発生を抑えることが考えられる。この例
として特開昭55−9147に示された方法がある。こ
れは積分器INT２の入力に低減フイルターを設
け電力波形VMを平滑することにより負電力の発
生を防ぐというものである。この方法によれば積
分器以降の回路は簡単でよく、かつ低速動作であ
つてもかまわないというメリツトがある。しかし
フイルタの時定数を長くとる必要があるため大き
な抵抗と大きな容量が必要になる。したがつて回
路のLSI化を考えたときに、フイルタをLSI化す
ることが困難であり、外付け部品で構成するた
め、製品コストの上昇を招くことになる。
また、このような方法では、負電力の発生を防
ぐため、測定した電力は実際の値とずれるため、
正確な測定ができない。
ぐため、測定した電力は実際の値とずれるため、
正確な測定ができない。
発明の目的
本発明の目的は負電力の積算に伴つて発生する
困難を解決し、任意の位相差を持つ電力入力に対
して高精度の計測を行なうことができ、かつLSI
化に適する電子式電力量計を提供することにあ
る。
困難を解決し、任意の位相差を持つ電力入力に対
して高精度の計測を行なうことができ、かつLSI
化に適する電子式電力量計を提供することにあ
る。
発明の総括的説明
本発明は積分器出力VPが所定の電圧に達した
ことを検出したときただちに積分出力を正、負の
基準値の中間付近にリセツトする手段を設けたも
のである。
ことを検出したときただちに積分出力を正、負の
基準値の中間付近にリセツトする手段を設けたも
のである。
以下本発明を実施例に従つて説明する。
第５図において、第１図と同じ参照記号のもの
は同じものを示す。演算増巾器Ａ１は第１の演算
増巾器であつて、抵抗Ｒ１は第１の抵抗であつ
て、容量Ｃ１は第１の容量であつて、積分器
INT１は第１の積分器であつて、演算増巾器Ａ
２は第２の演算増巾器であつて、抵抗Ｒ２は第２
の抵抗であつて、容量Ｃ２は第２の容量であつ
て、積分器INT２は第２の積分器であつて、電
圧＋VR，−VRは正および負の基準電圧であつて、
電圧VΔは三角波信号であつて、比較器CN１，
CP２、フリツプフロツプFF１は第１の制御回路
を構成するものであつて、電圧EVは第１の入力
信号であつて、電圧Vgはパルス幅変調信号であ
つて、比較器CP３はパルス幅変調出力回路であ
つて、比較器CP４，CP５、フリツプフロツプ
FF２、オアゲートOR、フリツプフロツプFF３、
排他的論理輪ゲートEORGは第２の制御回路を構
成するものであつて、回路RSTはリセツト回路
である。尚、以下の説明では演算増巾器をアンプ
と略す。第１図と異なる点はリセツト回路RST
がアンプＡ２に接続されたこと、比較器CP４と
CP５の出力を入力されるオアゲートORの出力パ
ルスPsにより、トグルタイプのフリツプフロツプ
FF３をトリガするようにするとともに、このフ
リツプフロツプFF３の出力をＥ−ORゲート
EORへの入力信号Svとして出力されること、フ
リツプフロツプFF２の出力は、FF３の出力とと
もに排他的ORゲートEORGに入力され、この
EORGにより、パルスPSをアツプカウントするか
ダウンカウントするかのカウント方向を指定する
信号UDが出力されることである。UDは例えば
正電力のとき“０”、負電力のとき“１”を出力
するようになつている。従つて外部の積算カウン
タ（図示せず）ではUDを見てパルスPSを加算あ
るいは減算するように構成される。
は同じものを示す。演算増巾器Ａ１は第１の演算
増巾器であつて、抵抗Ｒ１は第１の抵抗であつ
て、容量Ｃ１は第１の容量であつて、積分器
INT１は第１の積分器であつて、演算増巾器Ａ
２は第２の演算増巾器であつて、抵抗Ｒ２は第２
の抵抗であつて、容量Ｃ２は第２の容量であつ
て、積分器INT２は第２の積分器であつて、電
圧＋VR，−VRは正および負の基準電圧であつて、
電圧VΔは三角波信号であつて、比較器CN１，
CP２、フリツプフロツプFF１は第１の制御回路
を構成するものであつて、電圧EVは第１の入力
信号であつて、電圧Vgはパルス幅変調信号であ
つて、比較器CP３はパルス幅変調出力回路であ
つて、比較器CP４，CP５、フリツプフロツプ
FF２、オアゲートOR、フリツプフロツプFF３、
排他的論理輪ゲートEORGは第２の制御回路を構
成するものであつて、回路RSTはリセツト回路
である。尚、以下の説明では演算増巾器をアンプ
と略す。第１図と異なる点はリセツト回路RST
がアンプＡ２に接続されたこと、比較器CP４と
CP５の出力を入力されるオアゲートORの出力パ
ルスPsにより、トグルタイプのフリツプフロツプ
FF３をトリガするようにするとともに、このフ
リツプフロツプFF３の出力をＥ−ORゲート
EORへの入力信号Svとして出力されること、フ
リツプフロツプFF２の出力は、FF３の出力とと
もに排他的ORゲートEORGに入力され、この
EORGにより、パルスPSをアツプカウントするか
ダウンカウントするかのカウント方向を指定する
信号UDが出力されることである。UDは例えば
正電力のとき“０”、負電力のとき“１”を出力
するようになつている。従つて外部の積算カウン
タ（図示せず）ではUDを見てパルスPSを加算あ
るいは減算するように構成される。
リセツト回路RSTは積分器INT２の出力電力
VPが±VRに達した時出力VPを零付近にするよう
に作動する回路である（詳細は後述）。第５図の
回路の動作波形を第６図に示す。第６図では位相
差θ＝67.5°の場合を示す。本回路においても、
積分器入力VM、積分器出力VPに関しては式(1)〜
(4)が成立つ。ここでEv×Ei＞０すなわち正電力の
場合を考えると、Sv＝０のときVPは時間ｔの経
過とともに正に向かう。そしてVP＝＋VRに達す
ると比較器CP４からパルスが出る。このパルス
によりフリツプフロツプFF２がセツトされる
（出力が“１”になる）と同時にフリツプフロツ
プFF３をオアゲートORを介して反転させSv＝１
とする。この結果一つのパルスPSがオアゲート
ORより出るとともに方向指示パルスUD＝０と
なる。こうして、ここで出たパルスPSを正電力に
対応してカウントアツプすべきであることを示す
ことができる。また電圧VPがVRに達すると同時
にリセツト回路RSTが作動して容量Ｃ２に正電
荷が注入されVPは瞬時的に0V付近におちる。次
はSv＝１なのでVPは負に向かいVP＝−VRに達す
ると比較器CP５のパルスが出る。このパルスに
よりフリツプフロツプFF２がリセツトされ（出
力が“０”）、FF３がリセツトされ、Sv＝０とな
る。このとき、Ｅ−ORゲートEORGの出力UD
は０のままである。この結果やはりパルスPSがオ
アゲートORから１つ出るとともにUD＝０が維
持され、パルスPSを正電力パルスとしてカウント
アツプすべきことを示す。このとき、電圧VPが
−VRに達すると同時に回路RSTにより容量Ｃ２
に負電荷が注入され、VPは０になる。一方、Ev
×Ei＜０になると例えばSv＝０のときVPは負に
向かい比較器CP５からパルスが出て、フリツプ
フロツプFF２をリセツトし、FF３を反転する
（出力が１になる）。こうしてUD＝１となり、パ
ルスPSを負電力パルスとしてカウントダウンすべ
きことを示すことになる。パルスPSを発生と同時
に、回路RSTにより、負電荷が容量Ｃ２に注入
され、VPは０になる。その後は、Sv＝１のため
VPは、正に向かい、VRに達すると、比較器CP４
からパルスがでて、フリツプフロツプFF２がリ
セツトされ、同時にFF３が反転される（出力Sv
が０になる）。こうして、オアゲートORよりパ
ルスPSが１つでるとともに、信号UDは１のまま
であるので、このパルスPSを負電力としてカウン
トダウンすべきことを示す。
VPが±VRに達した時出力VPを零付近にするよう
に作動する回路である（詳細は後述）。第５図の
回路の動作波形を第６図に示す。第６図では位相
差θ＝67.5°の場合を示す。本回路においても、
積分器入力VM、積分器出力VPに関しては式(1)〜
(4)が成立つ。ここでEv×Ei＞０すなわち正電力の
場合を考えると、Sv＝０のときVPは時間ｔの経
過とともに正に向かう。そしてVP＝＋VRに達す
ると比較器CP４からパルスが出る。このパルス
によりフリツプフロツプFF２がセツトされる
（出力が“１”になる）と同時にフリツプフロツ
プFF３をオアゲートORを介して反転させSv＝１
とする。この結果一つのパルスPSがオアゲート
ORより出るとともに方向指示パルスUD＝０と
なる。こうして、ここで出たパルスPSを正電力に
対応してカウントアツプすべきであることを示す
ことができる。また電圧VPがVRに達すると同時
にリセツト回路RSTが作動して容量Ｃ２に正電
荷が注入されVPは瞬時的に0V付近におちる。次
はSv＝１なのでVPは負に向かいVP＝−VRに達す
ると比較器CP５のパルスが出る。このパルスに
よりフリツプフロツプFF２がリセツトされ（出
力が“０”）、FF３がリセツトされ、Sv＝０とな
る。このとき、Ｅ−ORゲートEORGの出力UD
は０のままである。この結果やはりパルスPSがオ
アゲートORから１つ出るとともにUD＝０が維
持され、パルスPSを正電力パルスとしてカウント
アツプすべきことを示す。このとき、電圧VPが
−VRに達すると同時に回路RSTにより容量Ｃ２
に負電荷が注入され、VPは０になる。一方、Ev
×Ei＜０になると例えばSv＝０のときVPは負に
向かい比較器CP５からパルスが出て、フリツプ
フロツプFF２をリセツトし、FF３を反転する
（出力が１になる）。こうしてUD＝１となり、パ
ルスPSを負電力パルスとしてカウントダウンすべ
きことを示すことになる。パルスPSを発生と同時
に、回路RSTにより、負電荷が容量Ｃ２に注入
され、VPは０になる。その後は、Sv＝１のため
VPは、正に向かい、VRに達すると、比較器CP４
からパルスがでて、フリツプフロツプFF２がリ
セツトされ、同時にFF３が反転される（出力Sv
が０になる）。こうして、オアゲートORよりパ
ルスPSが１つでるとともに、信号UDは１のまま
であるので、このパルスPSを負電力としてカウン
トダウンすべきことを示す。
このように、本実施例においては、積分器出力
VPが＋VR又は−VRに達したら電荷注入によりVP
を0V付近に強制的に戻すようにし、その後信号
Svが例えば“０”の場合正電力が入力したらVP
は正の方向へ、負電力なら逆方向へ向かうことを
使つて、Sv信号の極性と比較器CP４，CP５のい
ずれでパルスが検出されたかということから電力
の極性を判定するものである。
VPが＋VR又は−VRに達したら電荷注入によりVP
を0V付近に強制的に戻すようにし、その後信号
Svが例えば“０”の場合正電力が入力したらVP
は正の方向へ、負電力なら逆方向へ向かうことを
使つて、Sv信号の極性と比較器CP４，CP５のい
ずれでパルスが検出されたかということから電力
の極性を判定するものである。
このようにして、VPが±VRの範囲を越え、ア
ンプＡ２が飽和するという従来の問題を解消する
ことが可能である。
ンプＡ２が飽和するという従来の問題を解消する
ことが可能である。
次にリセツト回路RSTの実現法を示す。第７
図はリセツト回路RSTの第１の実施例である。
図はリセツト回路RSTの第１の実施例である。
注入回路は、積分器INT２の出力VPを正入力
とし、アース電位を負入力とする比較器CP６と、
一端がアースされた容量Ｃ３と、この容量Ｃ３の
他端と比較器CD６の出力とを接続するスイツチ
SW３と、容量Ｃ３のこの他端と積分器INT２内
のアンプＡ２の負入力端子とを接続するスイツチ
SW４とからなり、スイツチSW３，SW４は、パ
ルスPS（第５図）によりオンオフ制御される。第
８図にその動作のタイムチヤートを示す。積分器
出力VPが±VRの範囲内にあるときPS＝“０”とな
つており、この状態でSW３はオン、SW４はオ
フである。比較器CP６はVP＞０のとき＋VCC、
VP＜０のとき−VSSを発生するように動作する
（但しVCC＝VSS）。そのため例えばVP＞０であれ
ばC3にはC3×VCCなる電荷が蓄積されていること
になる。VPが＋VRに達した時点では、容量C2に
は、アンプＡ２の出力端からその負側の入力端の
方向に−C2×VRなる電荷が蓄積されている。そ
してこの状態で第５図に示す比較器CP４により
パルスPS＝“１”となる。このパルスはSW３を
オフ、SW４をオンとする。その結果一時的にア
ンプＡ２の負入力端の電圧VIGは変動するが再び
VIG＝０におちつく。このとき容量Ｃ３の正電荷
C3×VCCはすべて容量Ｃ２に注入され、出力電圧
はVP＝VR−C3／C2VCCとなる。もしC3VCC＝C2VRと なるようにC3あるいVCCが設定されていればVP＝
０とすることができる。そしてPS＝“０”になれ
ば再びアンプＡ２は積分器として動作し、スイツ
チSW３，SW４はそれぞれオン、オフとなり容
量C3は比較器CP６により充電されるというサイ
クルをくり返すことになる。また以上の動作は
VP＜０の場合も同様に成立する。すなわち、こ
の場合は、比較器CP６より−VSSが出力され、容
量Ｃ３には−C3×VSSの負電荷がストアされてい
る。VP＝−VRになつた時点では、容量Ｃ２には、
C2×VRの電圧がストアされており、この時点で
は、パルスPSが１になることにより容量Ｃ３の電
荷が容量Ｃ２に注入される。このようにして、電
圧VPがVR又は−VRに達するごとに、容量Ｃ２に
正電荷又は負電荷が注入される。
とし、アース電位を負入力とする比較器CP６と、
一端がアースされた容量Ｃ３と、この容量Ｃ３の
他端と比較器CD６の出力とを接続するスイツチ
SW３と、容量Ｃ３のこの他端と積分器INT２内
のアンプＡ２の負入力端子とを接続するスイツチ
SW４とからなり、スイツチSW３，SW４は、パ
ルスPS（第５図）によりオンオフ制御される。第
８図にその動作のタイムチヤートを示す。積分器
出力VPが±VRの範囲内にあるときPS＝“０”とな
つており、この状態でSW３はオン、SW４はオ
フである。比較器CP６はVP＞０のとき＋VCC、
VP＜０のとき−VSSを発生するように動作する
（但しVCC＝VSS）。そのため例えばVP＞０であれ
ばC3にはC3×VCCなる電荷が蓄積されていること
になる。VPが＋VRに達した時点では、容量C2に
は、アンプＡ２の出力端からその負側の入力端の
方向に−C2×VRなる電荷が蓄積されている。そ
してこの状態で第５図に示す比較器CP４により
パルスPS＝“１”となる。このパルスはSW３を
オフ、SW４をオンとする。その結果一時的にア
ンプＡ２の負入力端の電圧VIGは変動するが再び
VIG＝０におちつく。このとき容量Ｃ３の正電荷
C3×VCCはすべて容量Ｃ２に注入され、出力電圧
はVP＝VR−C3／C2VCCとなる。もしC3VCC＝C2VRと なるようにC3あるいVCCが設定されていればVP＝
０とすることができる。そしてPS＝“０”になれ
ば再びアンプＡ２は積分器として動作し、スイツ
チSW３，SW４はそれぞれオン、オフとなり容
量C3は比較器CP６により充電されるというサイ
クルをくり返すことになる。また以上の動作は
VP＜０の場合も同様に成立する。すなわち、こ
の場合は、比較器CP６より−VSSが出力され、容
量Ｃ３には−C3×VSSの負電荷がストアされてい
る。VP＝−VRになつた時点では、容量Ｃ２には、
C2×VRの電圧がストアされており、この時点で
は、パルスPSが１になることにより容量Ｃ３の電
荷が容量Ｃ２に注入される。このようにして、電
圧VPがVR又は−VRに達するごとに、容量Ｃ２に
正電荷又は負電荷が注入される。
第９図はリセツト回路RSTの第２の実施例で
ある。
ある。
回路RSTは、一端にアース電位を与えられた
容量Ｃ３と、この容量Ｃ３の他端を、容量Ｃ２の
アンプＡ２の出力端側と入力端側の電極に接続す
るためのスイツチSW３，SW４とからなる。ス
イツチSW３，SW４は、第７図の場合と同じく、
パルスPSによりオンオフ制御される。
容量Ｃ３と、この容量Ｃ３の他端を、容量Ｃ２の
アンプＡ２の出力端側と入力端側の電極に接続す
るためのスイツチSW３，SW４とからなる。ス
イツチSW３，SW４は、第７図の場合と同じく、
パルスPSによりオンオフ制御される。
第１の実施例では比較器CP６の出力により容
量Ｃ３に充電する電圧を変えていたのに対し、第
２の実施例ではVPの電圧を直接Ｃ３に充電する
形態をとつている。パルスPSが１となるのはVP
が＋VRか−VRに達した瞬間であるから、PSが
“１”となる直前ではスイツチSW３，SW４はお
のおのオン、オフになつており容量Ｃ３には＋
VR又は−VRが充電されている。したがつてその
後、パルスPSが１となつたときに、SW３，SW
４をオフ、オンにすれば第１の実施例と等価な結
果を得ることができ、さらに第１の実施例より比
較器が１つ少なくてすむメリツトがある。
量Ｃ３に充電する電圧を変えていたのに対し、第
２の実施例ではVPの電圧を直接Ｃ３に充電する
形態をとつている。パルスPSが１となるのはVP
が＋VRか−VRに達した瞬間であるから、PSが
“１”となる直前ではスイツチSW３，SW４はお
のおのオン、オフになつており容量Ｃ３には＋
VR又は−VRが充電されている。したがつてその
後、パルスPSが１となつたときに、SW３，SW
４をオフ、オンにすれば第１の実施例と等価な結
果を得ることができ、さらに第１の実施例より比
較器が１つ少なくてすむメリツトがある。
第１０図は第３の実施例を示す。リセツト回路
RSTは容量Ｃ３と、この容量Ｃ３と積分器INT
２の容量Ｃ２との接続方向を切換えるための一対
の切換えスイツチSW５，SW６からなる。SW
５，SW６は容量Ｃ３を容量Ｃ２に並列に接続し
た状態で、VPがVR又は−VRになつたときに、容
量Ｃ３の極性を反転してＣ２に接続するように制
御される。第１、第２の実施例では容量Ｃ３は単
に電荷注入時にのみに存在意義を持つ。しかし容
量Ｃ２，Ｃ３は数10ないし数100pFであるため、
これらをLSIのチツプ上に作るとかなりの面積
（１〜３mm角程度）を占有することになる。従つ
て積分に寄与しない容量を持つことはできるだけ
避ける方がよい。第３の実施例ではこのために容
量Ｃ３も積分用容量として使用し、VPが±VRに
達した瞬間にＣ３の端子を反転させている。こう
すると積分容量としてC2＋C3が使えるため、チ
ツプ面積の増大にはつながらない。
RSTは容量Ｃ３と、この容量Ｃ３と積分器INT
２の容量Ｃ２との接続方向を切換えるための一対
の切換えスイツチSW５，SW６からなる。SW
５，SW６は容量Ｃ３を容量Ｃ２に並列に接続し
た状態で、VPがVR又は−VRになつたときに、容
量Ｃ３の極性を反転してＣ２に接続するように制
御される。第１、第２の実施例では容量Ｃ３は単
に電荷注入時にのみに存在意義を持つ。しかし容
量Ｃ２，Ｃ３は数10ないし数100pFであるため、
これらをLSIのチツプ上に作るとかなりの面積
（１〜３mm角程度）を占有することになる。従つ
て積分に寄与しない容量を持つことはできるだけ
避ける方がよい。第３の実施例ではこのために容
量Ｃ３も積分用容量として使用し、VPが±VRに
達した瞬間にＣ３の端子を反転させている。こう
すると積分容量としてC2＋C3が使えるため、チ
ツプ面積の増大にはつながらない。
第３の実施例においては容量Ｃ３の反転信号と
して信号Svを使う。SvはVPが±VRに達するごと
に反転する信号である。そして容量Ｃ３を反転す
ることによつてＣ２の電荷とＣ３の電荷が中和さ
れる。例えばVPが＋VRに達した時を考えるとＣ
２にはQ2＝C2・VR、Ｃ３にはQ3＝C3・VRなる
電荷が貯えられている。ここで３を反転すれば VP＝（C2−C3）・VR／（C2＋C3） なる電圧がVPに発生する。これは±VRの範囲に
ある。この場合注入された電荷量はＱ＝2C3・VR
であり、一定量の電荷注入が行なわれたことがわ
かる。なおC3＝C2とすれば容量Ｃ３を反転した
後の電圧VPは０となりもつとも好ましい。これ
らのことはVPが−VRに達した場合についても全
く同様に成立する。
して信号Svを使う。SvはVPが±VRに達するごと
に反転する信号である。そして容量Ｃ３を反転す
ることによつてＣ２の電荷とＣ３の電荷が中和さ
れる。例えばVPが＋VRに達した時を考えるとＣ
２にはQ2＝C2・VR、Ｃ３にはQ3＝C3・VRなる
電荷が貯えられている。ここで３を反転すれば VP＝（C2−C3）・VR／（C2＋C3） なる電圧がVPに発生する。これは±VRの範囲に
ある。この場合注入された電荷量はＱ＝2C3・VR
であり、一定量の電荷注入が行なわれたことがわ
かる。なおC3＝C2とすれば容量Ｃ３を反転した
後の電圧VPは０となりもつとも好ましい。これ
らのことはVPが−VRに達した場合についても全
く同様に成立する。
以上示したように第３の実施例は容量の大きさ
回路の複雑さの点から見てもつとも有利である。
回路の複雑さの点から見てもつとも有利である。
なおこの回路を実現するに当つてはスイツチ
SW５およびSW６が切換わる時にいずれの端子
にもつながらないフローテイング状態を経由する
必要がある。これはＣ３に貯えられた電荷がシヨ
ートしてもれたり、アンプＡ２の出力端が入力端
VIGに直接つながつて余分な電荷が注入されるの
を防ぐためである。第１１図は上記の点を考慮し
て論理ゲートおよびNMOSトランジスタにより
実現した例である。この回路はCMOS、PMOS
でも同様に実現できる。このタイミングチヤート
を第１２図に示す。
SW５およびSW６が切換わる時にいずれの端子
にもつながらないフローテイング状態を経由する
必要がある。これはＣ３に貯えられた電荷がシヨ
ートしてもれたり、アンプＡ２の出力端が入力端
VIGに直接つながつて余分な電荷が注入されるの
を防ぐためである。第１１図は上記の点を考慮し
て論理ゲートおよびNMOSトランジスタにより
実現した例である。この回路はCMOS、PMOS
でも同様に実現できる。このタイミングチヤート
を第１２図に示す。
容量Ｃ３とＣ２の並列接続はトランジスT1〜
T4により行なわれる。これらのトランジスタの
オン、オフの制御は、一対の交差接続されたノア
ゲートNOR１，NOR２およびインバータINVに
より行なわれる。信号Svが０の状態ではSva，Svb
がそれぞれ１，０にあり、トランジスタT1とT3
がオンでT2とT4がオフである。したがつて、容
量Ｃ３の図の上、下の電極が容量Ｃ２の図の左右
の電極に接続されている。この状態でSvが１に変
化すると、SvaはノアゲートNOR１のスイツチ時
間だけの遅れをもつて、０に変化する。一方Svb
はこのSvaが変化し、かつ、インバータINVの出
力が変化した後、さらに、ノアゲートNOR２の
スイツチ時間だけ遅れて、変化する。Svbが１に
なると、トランジスタT1〜T4のオン、オフ状態
が切換わるが、Svaが０になつた後、Svbが１にな
るまでの間、信号Sva，Svbがともに０であり、全
トランジスタT1〜T4がすべてオフの状態（フロ
ーテイング状態）が作られる。同様にSvが１から
０に変化した後も、第１２図に示すようにフロー
テイング状態から作られる。
T4により行なわれる。これらのトランジスタの
オン、オフの制御は、一対の交差接続されたノア
ゲートNOR１，NOR２およびインバータINVに
より行なわれる。信号Svが０の状態ではSva，Svb
がそれぞれ１，０にあり、トランジスタT1とT3
がオンでT2とT4がオフである。したがつて、容
量Ｃ３の図の上、下の電極が容量Ｃ２の図の左右
の電極に接続されている。この状態でSvが１に変
化すると、SvaはノアゲートNOR１のスイツチ時
間だけの遅れをもつて、０に変化する。一方Svb
はこのSvaが変化し、かつ、インバータINVの出
力が変化した後、さらに、ノアゲートNOR２の
スイツチ時間だけ遅れて、変化する。Svbが１に
なると、トランジスタT1〜T4のオン、オフ状態
が切換わるが、Svaが０になつた後、Svbが１にな
るまでの間、信号Sva，Svbがともに０であり、全
トランジスタT1〜T4がすべてオフの状態（フロ
ーテイング状態）が作られる。同様にSvが１から
０に変化した後も、第１２図に示すようにフロー
テイング状態から作られる。
さらに第４の実施例として第１３図がある。本
回路は容量Ｃ２とＣ３のいずれも切換えスイツチ
SW５とSW６を介してアンプＡ２の出力と固定
電位（一般にアース電位とする）のいずれかに接
続されるようになつている。スイツチSW５，
SW６の切換えは信号Svにより行なわれる。この
回路では例えばSW６をアンプＡ２の出力側に制
御し、C2により積分を行なつている間SW５を介
してＣ３はアース電位に接続しておき、VPが±
VRに達してSvが反転するとこの信号でSW５，
SW６を同時に切換え、積分容量をＣ２からＣ３
へ切換え、Ｃ２はアース電位に接続しリセツト状
態にする。切換えを行なつた時点でＣ３の電荷は
０であるから切換え後の積分出力VPは0Vからス
タートする。この場合もスイツチSW５，SW６
の切換えを容量Ｃ２，Ｃ３が同時にアース電位又
はアンプＡ２の出力端に接続されないように制御
する必要があることはもちろんである。このため
には第１１図と同様のスイツチ回路を用いればよ
い。
回路は容量Ｃ２とＣ３のいずれも切換えスイツチ
SW５とSW６を介してアンプＡ２の出力と固定
電位（一般にアース電位とする）のいずれかに接
続されるようになつている。スイツチSW５，
SW６の切換えは信号Svにより行なわれる。この
回路では例えばSW６をアンプＡ２の出力側に制
御し、C2により積分を行なつている間SW５を介
してＣ３はアース電位に接続しておき、VPが±
VRに達してSvが反転するとこの信号でSW５，
SW６を同時に切換え、積分容量をＣ２からＣ３
へ切換え、Ｃ２はアース電位に接続しリセツト状
態にする。切換えを行なつた時点でＣ３の電荷は
０であるから切換え後の積分出力VPは0Vからス
タートする。この場合もスイツチSW５，SW６
の切換えを容量Ｃ２，Ｃ３が同時にアース電位又
はアンプＡ２の出力端に接続されないように制御
する必要があることはもちろんである。このため
には第１１図と同様のスイツチ回路を用いればよ
い。
これまでに示した実施例において、リセツトさ
れた電圧VPを0V付近にするためにはＣ２とＣ３
をほぼ等しくする方がよいが、この値は少し異な
つても電力とパルスPSの数の間の直線性には影響
を与えない。
れた電圧VPを0V付近にするためにはＣ２とＣ３
をほぼ等しくする方がよいが、この値は少し異な
つても電力とパルスPSの数の間の直線性には影響
を与えない。
第５の実施例を第１４図に示す。リセツト回路
RSTは容量Ｃ３と、この容量Ｃ３の一端を積分
器INT２の反転入力と接地電位のいずれかに接
続する切換えスイツチSW３と、この容量Ｃ３の
他端を積分器INT２の出力側と切換えスイツチ
SW５の共通端子のいずれかに接続する切換えス
イツチSW４と、＋VR又は−VRを共通端子に接続
するための切換えスイツチSW５と、積分器INT
２の出力VPの正負を判定するための比較器CP６
から成る。スイツチSW３とSW４は積分器出力
VPが±VRの中間電位にあるとき“０”である信
号PSにより容量Ｃ３の両端を積分器INT２側に
接続してＣ３を積分動作に寄与させ、VPが＋VR
または−VRになつたとき“１”となる幅の短か
い上述のパルスPSが１の間容量Ｃ３の一端を接地
電位に、他端を−VRまたは＋VRにし、パルスPS
が０になり次第すぐに再びINT２側に接続しな
おすことにより積分器をリセツトするように制御
される。比較器CP６はVPの正負を判定するため
のものであり、VPが正のときスイツチSW５を−
VR側に、VPが負のときSW５を＋VR側に切換え
る。したがつて容量Ｃ２について考えると、VP
が＋VRに達する直前ではＣ２の電荷Ｑ２及びＣ
３の電荷Ｑ３はおのおのQ2＝C2・VR，Q3＝
C3・VRとなつている。またスイツチSW５は−
VR側に接続されている。VPが＋VRに達した瞬間
に容量Ｃ３はスイツチSW３，SW４によつて積
分器INT２側から切離され、反対側の端子に接
続される。その結果容量Ｃ３の一端は接地電位、
他端は−VRとなり電荷Ｑ３はQ3＝−C3・VRに再
充電される。直前に持つていた電荷との差は
ΔQ3＝−2C3・VRである。この容量Ｃ３が再び積
分器INT２側に接続されると、容量Ｃ２とＣ３
の電荷が再分布しVP＝（C2−C3）VR／（C2＋
C3）になる。結局電荷ΔQ３を注入してリセツト
を行なつたことと等価である。以上のことはVP
が−VRに達した場合にも同じように成立する。
すなわちVPが−VRに達する直前ではQ2＝−C2・
VR，Q3＝−C3・VRでありスイツチSW５は＋VR
側に接続される。そしてVPが−VRに達するとQ3
＝C3・VRに再充電され、これが積分器INT２に
接続されると電荷の再分布によりVP＝−（C2−
C3）・VR／（C2＋C3）にリセツトされることに
なる。
RSTは容量Ｃ３と、この容量Ｃ３の一端を積分
器INT２の反転入力と接地電位のいずれかに接
続する切換えスイツチSW３と、この容量Ｃ３の
他端を積分器INT２の出力側と切換えスイツチ
SW５の共通端子のいずれかに接続する切換えス
イツチSW４と、＋VR又は−VRを共通端子に接続
するための切換えスイツチSW５と、積分器INT
２の出力VPの正負を判定するための比較器CP６
から成る。スイツチSW３とSW４は積分器出力
VPが±VRの中間電位にあるとき“０”である信
号PSにより容量Ｃ３の両端を積分器INT２側に
接続してＣ３を積分動作に寄与させ、VPが＋VR
または−VRになつたとき“１”となる幅の短か
い上述のパルスPSが１の間容量Ｃ３の一端を接地
電位に、他端を−VRまたは＋VRにし、パルスPS
が０になり次第すぐに再びINT２側に接続しな
おすことにより積分器をリセツトするように制御
される。比較器CP６はVPの正負を判定するため
のものであり、VPが正のときスイツチSW５を−
VR側に、VPが負のときSW５を＋VR側に切換え
る。したがつて容量Ｃ２について考えると、VP
が＋VRに達する直前ではＣ２の電荷Ｑ２及びＣ
３の電荷Ｑ３はおのおのQ2＝C2・VR，Q3＝
C3・VRとなつている。またスイツチSW５は−
VR側に接続されている。VPが＋VRに達した瞬間
に容量Ｃ３はスイツチSW３，SW４によつて積
分器INT２側から切離され、反対側の端子に接
続される。その結果容量Ｃ３の一端は接地電位、
他端は−VRとなり電荷Ｑ３はQ3＝−C3・VRに再
充電される。直前に持つていた電荷との差は
ΔQ3＝−2C3・VRである。この容量Ｃ３が再び積
分器INT２側に接続されると、容量Ｃ２とＣ３
の電荷が再分布しVP＝（C2−C3）VR／（C2＋
C3）になる。結局電荷ΔQ３を注入してリセツト
を行なつたことと等価である。以上のことはVP
が−VRに達した場合にも同じように成立する。
すなわちVPが−VRに達する直前ではQ2＝−C2・
VR，Q3＝−C3・VRでありスイツチSW５は＋VR
側に接続される。そしてVPが−VRに達するとQ3
＝C3・VRに再充電され、これが積分器INT２に
接続されると電荷の再分布によりVP＝−（C2−
C3）・VR／（C2＋C3）にリセツトされることに
なる。
さてこの実施例５は実施例３と同数同サイズの
容量により同一の機能を実現できる回路である。
しかし実施例３では容量をLSI化した時に必然的
に生じる寄生容量（主に電極面とLSI基板の間に
発生する）のアンバランスのためVPのリセツト
電位（リセツト時の電圧変化分）が＋VR側から
の場合と−VR側からの場合とで異なる現象が生
じる。実施例５は容量の２端の電極につく寄生容
量がアンバランスであつても、常に容量Ｃ３の一
端は積分器INT２の反転入力側に、他端は出力
側に接続されるようになつているため、VPのリ
セツト電位はアンバランスになることはない。リ
セツト電位のアンバランスは直接測定精度に影響
を与えるものではないが、入力電力と積分出力パ
ルスPSの数との間の比例係数を変化させたり、出
力パルスPSの間隔を不等間隔にしたりする。した
がつてこれらをより理想に近い状態にするには実
施例５を用いる方がよい。
容量により同一の機能を実現できる回路である。
しかし実施例３では容量をLSI化した時に必然的
に生じる寄生容量（主に電極面とLSI基板の間に
発生する）のアンバランスのためVPのリセツト
電位（リセツト時の電圧変化分）が＋VR側から
の場合と−VR側からの場合とで異なる現象が生
じる。実施例５は容量の２端の電極につく寄生容
量がアンバランスであつても、常に容量Ｃ３の一
端は積分器INT２の反転入力側に、他端は出力
側に接続されるようになつているため、VPのリ
セツト電位はアンバランスになることはない。リ
セツト電位のアンバランスは直接測定精度に影響
を与えるものではないが、入力電力と積分出力パ
ルスPSの数との間の比例係数を変化させたり、出
力パルスPSの間隔を不等間隔にしたりする。した
がつてこれらをより理想に近い状態にするには実
施例５を用いる方がよい。
以上示したように積分器出力が所定の電圧に達
したことを検出した時点で、積分回路に電荷を注
入し、あるいは容量をあらかじめリセツトしてあ
る容量に切換えることにより、電圧と電流の間に
位相差のある電力に対しても正確な電力量を検出
することが可能である。
したことを検出した時点で、積分回路に電荷を注
入し、あるいは容量をあらかじめリセツトしてあ
る容量に切換えることにより、電圧と電流の間に
位相差のある電力に対しても正確な電力量を検出
することが可能である。
第１図は、電子式電力量計の一例、第２図はそ
の信号のタイムチヤート、第３図、第４図は第１
図の回路の問題点の説明図、第５図は本発明によ
る実施例、第６図はその信号のタイムチヤート、
第７図から第１４図は本発明のリセツト回路の具
体的構成の説明図である。 Ａ１……第１の演算増巾器、Ｒ１……第１の抵
抗、Ｃ１……第１の容量、INT１……第１の積
分器、Ａ２……第２の演算増巾器、Ｒ２……第２
の抵抗、Ｃ２……第２の容量、INT２……第２
の積分器、＋VR，−VR……正および負の基準電圧、
VΔ……三角波信号、CP１，CP２，FF１……第
１の制御回路、Ev……第１の入力信号、Vg……
パルス幅変調信号、CP３……パルス幅変調出力
回路、CP４，CP５，FF２，OR，FF３，EORG
……第２の制御回路、RST……リセツト回路。
の信号のタイムチヤート、第３図、第４図は第１
図の回路の問題点の説明図、第５図は本発明によ
る実施例、第６図はその信号のタイムチヤート、
第７図から第１４図は本発明のリセツト回路の具
体的構成の説明図である。 Ａ１……第１の演算増巾器、Ｒ１……第１の抵
抗、Ｃ１……第１の容量、INT１……第１の積
分器、Ａ２……第２の演算増巾器、Ｒ２……第２
の抵抗、Ｃ２……第２の容量、INT２……第２
の積分器、＋VR，−VR……正および負の基準電圧、
VΔ……三角波信号、CP１，CP２，FF１……第
１の制御回路、Ev……第１の入力信号、Vg……
パルス幅変調信号、CP３……パルス幅変調出力
回路、CP４，CP５，FF２，OR，FF３，EORG
……第２の制御回路、RST……リセツト回路。
Claims (1)
- 【特許請求の範囲】 １ その非反転入力端が基準電位点に接続された
第１の演算増巾器と、該第１の演算増巾器の反転
入力端に接続された第１の抵抗と、該第１の演算
増巾器の出力と該反転入力端との間に接続された
第１の容量とから構成された第１の積分器と、 その非反転入力端が基準電位点に接続された第
２の演算増巾器と、該第２の演算増巾器の反転入
力端に接続された第２の抵抗と、該第２の演算増
巾器の出力と該反転入力端との間に接続された第
２の容量とから構成された第２の積分器と、 上記第１の積分器を構成する上記第１の演算増
巾器の上記出力の電圧と正および負の基準電圧と
を比較し、この比較結果に従つて正および負の電
圧を交互に上記第１の抵抗を介して上記第１の演
算増巾器の上記反転入力端に伝達することによつ
て、上記第１の演算増巾器の上記出力からほぼ一
定の周期の三角波信号を出力する如く構成された
第１の制御回路と、 その第１の入力端とその第２の入力端とに第１
の入力信号と上記第１の制御回路から出力された
上記三角波信号が印加されることにより、その出
力より該第１の入力信号のパルス幅変調信号を出
力するパルス幅変調出力回路と、 上記第２の積分器を構成する上記第２の演算増
巾器の上記出力の電圧と正および負の基準電圧と
を比較し、この比較結果と上記パルス幅変調出力
回路の上記パルス幅変調信号に応答して正および
負の第２の入力信号を交互に上記第２の抵抗を介
して上記第２の演算増巾器の上記反転入力端に伝
達することによつて、上記第２の演算増巾器の上
記出力から上記第１の入力信号と上記第２の入力
信号の積の積分に関係する積分出力を如く構成さ
れた第２の制御回路と、 上記第２の積分器を構成する上記第２の演算増
巾器の上記出力の電圧が上記正の基準電圧および
上記負の基準電圧のいずれかに達したことを検出
し、この検出結果に従つて上記第２の演算増巾器
の上記出力の電圧を上記正の基準電圧と上記負の
基準電圧の中間付近にリセツトする如く上記第２
の容量に所定の電荷を与える如く構成されたリセ
ツト回路とを具備したことを特徴とする積分回
路。 ２ 上記第１の入力信号は給電線電圧に比例した
信号であり、上記第２の信号は給電線電流に比例
した信号であり、上記第２の積分器を構成する上
記第２の演算増巾器の上記出力より上記給電線電
圧と上記給電線電流との積である電力に関係する
信号を得ることを特徴とする特許請求の範囲第１
項記載の積分回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57130337A JPS5920860A (ja) | 1982-07-28 | 1982-07-28 | 光伝送体による情報検知方法 |
| US06/517,398 US4562424A (en) | 1982-07-28 | 1983-07-26 | Circuit for integrating analog signal and converting it into digital signal |
| EP83107411A EP0100102B1 (en) | 1982-07-28 | 1983-07-27 | Circuit for integrating an analog signal and converting it into a digital signal |
| DE8383107411T DE3366746D1 (en) | 1982-07-28 | 1983-07-27 | Circuit for integrating an analog signal and converting it into a digital signal |
| KR1019830003521A KR910004656B1 (ko) | 1982-07-28 | 1983-07-28 | 아날로그 신호적분 및 디지탈 신호변환회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57130337A JPS5920860A (ja) | 1982-07-28 | 1982-07-28 | 光伝送体による情報検知方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5920860A JPS5920860A (ja) | 1984-02-02 |
| JPH0416750B2 true JPH0416750B2 (ja) | 1992-03-25 |
Family
ID=15031951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57130337A Granted JPS5920860A (ja) | 1982-07-28 | 1982-07-28 | 光伝送体による情報検知方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4562424A (ja) |
| EP (1) | EP0100102B1 (ja) |
| JP (1) | JPS5920860A (ja) |
| KR (1) | KR910004656B1 (ja) |
| DE (1) | DE3366746D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102016223158A1 (de) | 2015-11-26 | 2017-06-01 | Yazaki Corporation | Magnetfelderfassungssensor |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3772501D1 (de) * | 1986-09-19 | 1991-10-02 | Siemens Ag | Elektronischer elektrizitaetszaehler. |
| DE4103813A1 (de) * | 1991-02-08 | 1992-08-27 | Thomson Brandt Gmbh | Verfahren und vorrichtung zur zeit/spannungs-wandlung |
| US5229772A (en) * | 1992-02-03 | 1993-07-20 | Integrated Semiconductor Solutions | Ratiometric ADC with pulse width modulated output for wide temperature range applications |
| DE19515487C2 (de) * | 1995-04-27 | 2002-05-16 | W A Halang | Spannungs-Frequenz-Umsetzer für bipolare Eingangsspannungen |
| WO2012040471A2 (en) | 2010-09-22 | 2012-03-29 | Xw Llc Dba Xtendwave | Low power radio controlled clock incorporating independent timing corrections |
| US20120169397A1 (en) * | 2010-12-30 | 2012-07-05 | Eliezer Oren E | Mixed Signal Integrator Incorporating Extended Integration Duration |
| US8270465B1 (en) | 2011-11-15 | 2012-09-18 | Xw Llc | Timing and time information extraction from a phase modulated signal in a radio controlled clock receiver |
| WO2013133931A1 (en) | 2012-03-05 | 2013-09-12 | Xw Llc Dba Xtendwave | Multi-antenna receiver in a radio controlled clock |
| US9171189B2 (en) * | 2012-11-29 | 2015-10-27 | The Trustees Of Columbia University In The City Of New York | Systems and methods for preventing saturation of analog integrator output |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US28706A (en) * | 1860-06-12 | Butter-worker | ||
| US3585634A (en) * | 1968-07-31 | 1971-06-15 | Tyco Instr Division Inc | Cyclically operating analog to digital converter |
| GB1487687A (en) * | 1974-02-19 | 1977-10-05 | Siemens Ag | Voltage measuring arrangements |
| NL7407631A (nl) * | 1974-06-07 | 1975-12-09 | Philips Nv | Analoog-digitaal-omzetter. |
| JPS5168164A (en) * | 1974-12-10 | 1976-06-12 | Tokyo Shibaura Electric Co | Aad henkanki |
| US4180807A (en) * | 1977-11-17 | 1979-12-25 | General Electric Company | Charge transfer circuit with voltage threshold compensating means |
-
1982
- 1982-07-28 JP JP57130337A patent/JPS5920860A/ja active Granted
-
1983
- 1983-07-26 US US06/517,398 patent/US4562424A/en not_active Expired - Lifetime
- 1983-07-27 EP EP83107411A patent/EP0100102B1/en not_active Expired
- 1983-07-27 DE DE8383107411T patent/DE3366746D1/de not_active Expired
- 1983-07-28 KR KR1019830003521A patent/KR910004656B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102016223158A1 (de) | 2015-11-26 | 2017-06-01 | Yazaki Corporation | Magnetfelderfassungssensor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910004656B1 (ko) | 1991-07-09 |
| JPS5920860A (ja) | 1984-02-02 |
| DE3366746D1 (en) | 1986-11-13 |
| EP0100102A1 (en) | 1984-02-08 |
| US4562424A (en) | 1985-12-31 |
| KR840005557A (ko) | 1984-11-14 |
| EP0100102B1 (en) | 1986-10-08 |
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