JPH04165767A - Video composite synchronizing signal separation circuit - Google Patents
Video composite synchronizing signal separation circuitInfo
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- JPH04165767A JPH04165767A JP29161290A JP29161290A JPH04165767A JP H04165767 A JPH04165767 A JP H04165767A JP 29161290 A JP29161290 A JP 29161290A JP 29161290 A JP29161290 A JP 29161290A JP H04165767 A JPH04165767 A JP H04165767A
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- 239000002131 composite material Substances 0.000 title claims abstract description 22
- 238000000926 separation method Methods 0.000 title claims description 9
- 238000001514 detection method Methods 0.000 claims description 8
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＴＶ、ビデオなどの映像機器用複合同期信号
分離回路に関し、特にｔＩｋ積回路内で映像用複合同期
信号からデジタル的に水平同期信号成分、垂直同期信号
成分を取り出す回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a composite synchronization signal separation circuit for video equipment such as TVs and videos, and in particular to digitally horizontal synchronization from a video composite synchronization signal within a tIk product circuit. The present invention relates to a circuit for extracting signal components and vertical synchronization signal components.
従来、この種の映像用複合同期信号分離回路は、第４図
のブロック図に示すアナログ回路で構成され、ＡＮＤゲ
ート１４のマスク回路と、マルチバイブレータ１５と、
微分・積分回路とから構成される。このマルチバイブレ
ータ１５を用いて水平同期周波数の２倍の成分を取り除
き、コンデンサＣ１，抵抗Ｒ１の微分回路により水平同
期信号２２を取り出し、抵抗Ｒ２，コンデンサＣ２の積
分回路を用いて垂直同期信号２３を取り出している。Conventionally, this type of video composite synchronization signal separation circuit is composed of analog circuits shown in the block diagram of FIG. 4, including a mask circuit of an AND gate 14, a multivibrator 15,
Consists of differential and integral circuits. This multivibrator 15 is used to remove the component twice the horizontal synchronization frequency, the horizontal synchronization signal 22 is extracted using a differentiating circuit of capacitor C1 and resistor R1, and the vertical synchronization signal 23 is extracted using an integrating circuit of resistor R2 and capacitor C2. I'm taking it out.
上述した従来の回路は、アナログ回路で構成されている
ので、集積回路内にいれることが困難であるという欠点
がある。The above-mentioned conventional circuit has the disadvantage that it is difficult to incorporate it into an integrated circuit because it is constructed of an analog circuit.
本発明の目的は、デジタル回路で構成することにより、
集積回路内に取り込むことができると共に、映像機器の
システムの規模を小さくすることができるようにした映
像用複合同期信号分離回路を提供することにある。The purpose of the present invention is to
An object of the present invention is to provide a video composite synchronization signal separation circuit that can be incorporated into an integrated circuit and can reduce the scale of a video equipment system.
本発明の映像用複合同期信号分離回路は、フリップフロ
ップと論理ゲートとにより構成され映像用複合同期信号
の各同期信号の前縁を検出する位置検出回路と、この位
置検出回路へ入力される前記複合同期信号の水平同期周
波数の２倍の成分をマスクしフリップフロップと論理ゲ
ートとにより構成されたマスク回路と、前記位置検出回
路の出力に同期してカウントする水平カウンタと、この
水平カウンタの出力をテコードするデコーダと、このデ
コーダの出力信号と前記複合同期信号とを入力しフリッ
プフロ・ツブと論理ゲートとにより構成され前記複合同
期信号の垂直同期信号期間を検出する垂直同期検出回路
とを有することを特徴とする。The video composite synchronization signal separation circuit of the present invention includes a position detection circuit that is configured of a flip-flop and a logic gate and detects the leading edge of each synchronization signal of the video composite synchronization signal, and a position detection circuit that detects the leading edge of each synchronization signal of the video composite synchronization signal. A mask circuit configured of flip-flops and logic gates that masks a component twice the horizontal synchronization frequency of the composite synchronization signal, a horizontal counter that counts in synchronization with the output of the position detection circuit, and an output of the horizontal counter. and a vertical synchronization detection circuit that receives the output signal of the decoder and the composite synchronization signal, and is constituted by a flip-flop tube and a logic gate and detects the vertical synchronization signal period of the composite synchronization signal. It is characterized by
本発明において、水平カウンタの代りにタイマーを用い
ることもできる。In the present invention, a timer can also be used instead of a horizontal counter.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例の構成図を示すブロック図で
ある。本実施例は、ＮＡＮＤゲート１゜３．６．７と、
Ｄ−７！Ｊツ７７Ｄツ７２＋ １０゜１１と、水平カウ
ンタ４と、水平デコーダ５と、ＮＯＲゲート８と、ＯＲ
ゲート９と、垂直カウンタ１２とから構成される。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. This embodiment uses a NAND gate 1°3.6.7,
D-7! J 77 D 72 + 10° 11, horizontal counter 4, horizontal decoder 5, NOR gate 8, OR
It consists of a gate 9 and a vertical counter 12.
第２図、第３図は第１図の水平および垂直タイミングの
波形図である。図に示す映像用複合同期信号Ｃ３ＹＮが
、Ｎ Ａ Ｎ Ｄ’ｌに入力されＤ−フリップフロップ
２のデータに入力される。これを水平同期周期より充分
短い周期のクロック（通常水平同期周波数の整数倍、例
えば２０２ｆＨ）で取り込むこみ遅延反転しＮＡＮＤ３
に出力する。このＮＡＮＤ３か、Ｄ−フリップフロップ
２の出力とＮＡＮＤ １の出力とのＮＡＮＤをとり、第
２図に示す水平同期信号を出力して水平カウンタ４をセ
ットし、水平同期をとる。2 and 3 are waveform diagrams of the horizontal and vertical timings of FIG. 1. The video composite synchronization signal C3YN shown in the figure is input to N A N D'l and input to the data of the D-flip-flop 2. This is captured by a clock with a cycle sufficiently shorter than the horizontal synchronization cycle (usually an integer multiple of the horizontal synchronization frequency, for example 202fH), delayed and inverted, and NAND3
Output to. This NAND3 or the output of the D-flip-flop 2 is NANDed with the output of the NAND1, and the horizontal synchronization signal shown in FIG. 2 is outputted to set the horizontal counter 4 and achieve horizontal synchronization.
また、第３図に示す映像用複合同期信号の水平同期周波
数の２倍の成分を取り除くため、第２図に示す前縁はＮ
ＡＮＤ３の出力て決定され、後縁は水平デコーダ５の出
力で決定されるマスク信号をＮＡＮＤ６，７で構成され
るＲＳフリップフロ゛ツブで作り出し、ＮＡＮＤＩに入
力しマスクする。In addition, in order to remove the component twice the horizontal synchronization frequency of the video composite synchronization signal shown in FIG. 3, the leading edge shown in FIG.
A mask signal whose trailing edge is determined by the output of AND3, and whose trailing edge is determined by the output of horizontal decoder 5, is generated by an RS flip-flop composed of NANDs 6 and 7, and input to NANDI for masking.
次に、同期のとれた水平カウンタ４から水平デコーダ５
で垂直同期信号判定タイミングデータをＯＲ９に出力し
、このＯＲ９から第２図のデータ取り込みタイミングを
出力し、Ｄ−フリップフロップ１０にて映像用複合同期
信号を読み込む。このとき、第３図に示すように、Ｈ８
ＡＷ部分だけがロウになっているので、このＨ８ＡＷ期
間になった瞬間をＤ−フリップフロップ１１とＮ０Ｒ８
とにより垂直同期信号として取り出し、垂直カウンタ１
２をセットし、これによって垂直タイミングの同期をと
ることかてき、アナログ回路と同様の効果を得ることが
できる。Next, from the synchronized horizontal counter 4 to the horizontal decoder 5
The vertical synchronization signal determination timing data is outputted to the OR 9, the data acquisition timing shown in FIG. At this time, as shown in Figure 3, H8
Since only the AW part is low, the moment when this H8AW period starts, D-flip-flop 11 and N0R8
Then, it is extracted as a vertical synchronization signal and sent to vertical counter 1.
2, thereby synchronizing the vertical timing and achieving the same effect as an analog circuit.
本実施例では、マスク信号を作り出すために、カウンタ
４を用いたが、このカウンタ４の代りにタイマを用いる
こともできる。この場合にはデコーダ５の構成を簡略化
して同様の効果を得ることができる。In this embodiment, the counter 4 is used to generate the mask signal, but a timer may be used instead of the counter 4. In this case, the configuration of the decoder 5 can be simplified and similar effects can be obtained.
以上説明したように本発明は、デジタル回路で構成する
ことができるため、集積回路内に取込むことができると
共に、この集積回路により映像機器のシステムを小形に
することができるという効果がある。As explained above, since the present invention can be configured with a digital circuit, it can be incorporated into an integrated circuit, and this integrated circuit has the advantage that the system of video equipment can be made smaller.
第１図は本発明の一実施例の水平同期信号垂直同期信号
分離回路のフロック図、第２図、第３図は第１図の複合
同期信号の水平および垂直タイミング図、第４図は従来
の水平同期信号垂直同期信号分離回路の一例のブロック
図である。
１，３，６．７・・・ＮＡＮＤゲート、２，１０゜１１
・・・Ｄ型フリップフロップ、４・・・水平カウンタ、
５・・・水平デコーダ、８・・・ＮＯＲケート、９・・
・ＯＲケート、１２・・垂直カウンタ、１４・・・ＡＮ
Ｄゲート、１５・・・マルチバイブレータ。FIG. 1 is a block diagram of a horizontal synchronization signal/vertical synchronization signal separation circuit according to an embodiment of the present invention, FIGS. 2 and 3 are horizontal and vertical timing diagrams of the composite synchronization signal of FIG. 1, and FIG. 4 is a conventional FIG. 2 is a block diagram of an example of a horizontal synchronization signal/vertical synchronization signal separation circuit of FIG. 1, 3, 6.7...NAND gate, 2, 10° 11
...D type flip-flop, 4...horizontal counter,
5...Horizontal decoder, 8...NOR gate, 9...
・OR Kate, 12...Vertical counter, 14...AN
D gate, 15...Multi-vibrator.
Claims (1)
像用複合同期信号の各同期信号の前縁を検出する位置検
出回路と、この位置検出回路へ入力される前記複合同期
信号の水平同期周波数の２倍の成分をマスクしフリップ
フロップと論理ゲートとにより構成されたマスク回路と
、前記位置検出回路の出力に同期してカウントする水平
カウンタと、この水平カウンタの出力をデコードするデ
コーダと、このデコーダの出力信号と前記複合同期信号
とを入力しフリップフロップと論理ゲートとにより構成
され前記複合同期信号の垂直同期信号期間を検出する垂
直同期検出回路とを有することを特徴とする映像用複合
同期信号分離回路。 ２、水平カウンタに代えてタイマーを用いた請求項（１
）記載の映像用複合同期信号分離回路。[Claims] 1. A position detection circuit configured with a flip-flop and a logic gate and detecting the leading edge of each synchronization signal of a video composite synchronization signal, and a position detection circuit for detecting the leading edge of each synchronization signal of a video composite synchronization signal, and A mask circuit configured of flip-flops and logic gates that masks a component twice the horizontal synchronization frequency, a horizontal counter that counts in synchronization with the output of the position detection circuit, and a decoder that decodes the output of the horizontal counter. and a vertical synchronization detection circuit which receives the output signal of the decoder and the composite synchronization signal, is configured by a flip-flop and a logic gate, and detects a vertical synchronization signal period of the composite synchronization signal. Composite synchronous signal separation circuit for use. 2. Claim (1) in which a timer is used in place of the horizontal counter
) video composite synchronization signal separation circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29161290A JPH04165767A (en) | 1990-10-29 | 1990-10-29 | Video composite synchronizing signal separation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29161290A JPH04165767A (en) | 1990-10-29 | 1990-10-29 | Video composite synchronizing signal separation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04165767A true JPH04165767A (en) | 1992-06-11 |
Family
ID=17771206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29161290A Pending JPH04165767A (en) | 1990-10-29 | 1990-10-29 | Video composite synchronizing signal separation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04165767A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1093881A (en) * | 1996-09-19 | 1998-04-10 | Toshiba Corp | Noise removal circuit |
-
1990
- 1990-10-29 JP JP29161290A patent/JPH04165767A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1093881A (en) * | 1996-09-19 | 1998-04-10 | Toshiba Corp | Noise removal circuit |
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