JPH0416229Y2

JPH0416229Y2 -

Info

Publication number: JPH0416229Y2
Application number: JP1982116040U
Authority: JP
Priority date: 1982-07-30
Filing date: 1982-07-30
Publication date: 1992-04-10
Also published as: JPS5921769U

Description

【考案の詳細な説明】

本考案は、複数の入力信号から所望の１つの入
力信号のみを選択するか、または所望の複数の入
力信号を所定順序で繰返し選択する信号選択回路
に関する。オシロスコープ、及びデシタル・ストレージ・
オシロスコープでは、複数の入力信号から所望の
入力信号を選択する必要がある。これら（デジタ
ル・ストレージ）オシロスコープでは、チヤンネ
ル１（CH１）入力信号、チヤンネル２（CH２）
入力信号、外部トリガ（EXT）信号、及びデジ
タル記憶された（STG）信号を選択的に陰極線
管（CRT）に単一モード・チヨツプ・モード又
はオルタネート・モードで表示している。単一信
号のみを表示するには、所望の単一信号のみを選
択すればよいが、複数の信号を表示するには、掃
引ゲート信号又はチヨツプ信号に応じて複数の信
号を順次選択しなければならない。このため従来
の信号選択回路は、フリツプ・フロツプ及びゲー
ト回路を複雑に組合せて、掃引ゲート信号又はチ
ヨツプ信号に応じた多相制御パルスを発生させ、
これら制御パルスにより入力信号路に設けられた
スイツチ回路を制御した。よつて、この従来の信
号選択回路は構造が複雑であり、また選択する信
号の数を変えるには、回路接続も切換えて制御パ
ルスの位相を変化させなければならなかつた。ま
た特開昭56−21069号は、所定のパターンを記憶
したリード・オンリ・メモリ（ROM）及びこの
ROMの出力をラツチするラツチ回路を用いた信
号選択回路を開示している。この回路では、
ROMのアドレス端子は２組に分かれ、一方のア
ドレス端子の組には、選択する信号の組合せに関
する情報が供給され、また他方のアドレス端子の
組にはラツチ回路の出力の一部が次のアドレス
（次に選択する信号）に関する情報として供給さ
れる。ラツチ回路は掃引ゲート信号又はチヨツプ
信号に応じてROMの出力をラツチし、ラツチ出
力で各信号路のスイツチ回路を制御している。し
かし、この信号選択回路は、ROMがそれ自体の
次のアドレスに関する情報も記憶しなければなら
ず、ROMの記憶するパターンが複雑であつた。
更に、ROMはランダム・アクセス・メモリ
（RAM）に比較して高価であり、信号選択回路
専用のROMを設けるのは、電子機器全体が高価
となつた。本考案は中央処理装置としてのマイクロプロセ
ツサμP、このμP用のプログラムを記憶した大容
量ROM（第１記憶回路）等を具えたオシロスコ
ープに好適な信号選択回路である。本考案では、
このプログラム用ROMを一部に信号選択パター
ンを記憶させておき、必要に応じてROMからパ
ターンを選択して小容量で安価なRAM（第２記
憶回路）に転送し、このRAMの内容を順次繰返
し読出して入力信号路のスイツチ回路を制御して
いる。したがつて、本考案の目的は回路構成が簡単か
つ安価であり、記憶回路に記憶させるパターンが
単純である信号選択回路の提供にある。以下添付図を参照して本考案の好適な実施例に
ついて説明する。添付図は本考案の信号選択回路
を用いたオシロスコープの部分的回路図である。
CH１信号、CH２信号及びトリガ回路（図示せ
ず）からのEXT信号は夫々端子１０〜１４、増
幅器１６〜２０及び電子スイツチ回路２２〜２６
を介して増幅器２８に供給される。また電子スイ
ツチ回路３０は増幅器２８の出力信号またはデジ
タル記憶回路、Ｄ／Ａ変換器（共に図示せず）及
び端子３２を介し、供給されたSTG信号を選択
して、増幅器３４に供給している。この増幅器３
４の出力信号は垂直出力増幅器（図示せず）を介
してCRT（図示せず）の垂直偏向板に供給され
る。このCRTの水平偏向板にはトリガ回路から
のトリガ信号に応じて掃引回路（図示せず）から
の掃引信号が供給されている。なお、スイツチ回
路２２，２４，２６及び３０としては、ダイオー
ド、バイポーラ・トランジスタ又はCMOS FET
を単独に用いた、又はブリツジ等に組合せた従来
の電子スイツチ回路である。バス（データ線、アドレス線及び制御線を含
む）３６に接続されたμP３８、プログラム記憶
用ROM４０（第１記憶回路）、μP用一時記憶回
路としてのRAM４２及び入力装置としてのキー
ボード４４が、上述のトリガ回路、掃引回路及び
デジタル記憶回路を制御している。第２記憶回路
４６は４ワード（１ワードが４ビツト）、即ち16
ビツトのRAMであり、データ入力端子Ｄ０〜Ｄ
３、書込みアドレス端子WA０，WA１、並びに
書込みイネーブル（付勢）端子は夫々バス３
６のデータ線、アドレス線及び制御線に接続して
いる。RAM４６のデータ出力端子Ｑ０〜Ｑ３は
夫々抵抗器を介して正電圧源に接続されると共
に、ラツチ回路４８のデータ入力端子Ｄ０〜Ｄ３
に接続される。このラツチ回路４８のデータ出力
端子Ｑ０〜Ｑ３は夫々スイツチ３０，２２，２４
及び２６に接続され、これらスイツチを制御す
る。即ち、スイツチ２２〜２６は論理「１」が供
給されると閉じ、論理「０」で開く。またスイツ
チ３０は論理「１」で端子３２を選択し、論理
「０」で増幅器２８を選択する。４ビツト・カウ
ンタ５０は掃引回路からのゲート信号をクロツク
端子に受けて、繰返し計数を行なう。クロツ
ク発生器５２からのクロツク信号はμP３８等の
回路に加えられると共に、分周器５４で分周され
てチヨツプ信号となり、４ビツト・カウンタ５６
により計数される。カウンタ５０及び５６の出力
端子はＱ０がLSBであり、Ｑ３がMSBである。
マルチプレクサ５８は端子Ｓに加えられるバス３
６からの制御信号（制御線５９）が論理「１」の
とき、カウンタ５０の出力Ｑ０，Ｑ１及びゲート
信号を選択し、この制御信号が論理「０」のとき
カウンタ５６の出力Ｑ０，Ｑ２及びＱ３を選択す
る。なお、この制御線５９の信号はカウンタ５６
のリセツト端子MRにも供給され、論理「１」の
ときカウンタ５６をリセツトする。マルチプレク
サ５８の出力は夫々RAM４６の読出しアドレス
端子RA０及びRA１、並びにラツチ回路４８の
クロツク端子CPに供給される。よつてカウンタ
５０，５６、及びマルチプレクサ５８はRAM４
６の読出し回路となる。なお、RAM４６として
LS170型ICが、ラツチ回路４８として40H175型
ICが、カウンタ５０及び５６として40H393型IC
が、マルチプレクサ５８として40H158型ICが
夫々利用できる。ナンド・ゲート６０はカウンタ５６の出力Ｑ
１、ラツチ回路４８のクロツク端子CPへの信号、
及びバス３６からのチヨツプ・モード信号を受
け、チヨツプ・モードの際Ｚ軸回路６２にチヨツ
プ・ブランキング信号を供給する。またＺ軸回路
６２は掃引回路からもブランキング信号を受け、
CRTにアンブランキング信号を供給する。 ROM４０の一部には、スイツチ選択パターン
として、表１〜７に示すパターンも記憶してい
る。

【表】

【表】キーボード４４によりチヨツプ・モードが選択
されると、ROM４０のプログラムによりμP３８
は制御線５９に論理「０」を出力する。よつて、
RAM４６の読出しアドレス端子RA０、RA１及
びラツチ回路４８のクロツク端子CPには、マル
チプレクサ５８を介してカウンタ５６の出力Q₂，
Q₃及びＱ０が夫々供給される。またキーボード
４４によりオルタネート・モードが選択される
と、制御線５９は論理「１」となり、RAM４６
の読出しアドレス端子RA０，RA１及びラツチ
回路４８のクロツク端子CPには、マルチプレク
サを介してカウンタ５０の出力Ｑ０，Ｑ１及びゲ
ート信号が夫々供給される。即ち、チヨツプ・モ
ード及びオルタネート・モードでは、周期は異な
るが「00」，「01」，「11」と順次繰返し変化する２
ビツト信号がRAM４６の読出しアドレス端子に
供給され、この２ビツト信号より周波数の高いパ
ルスがラツチ回路４８のクロツク端子CPに供給
されることに留意されたい。また単一の信号のみ
をCRTに表示、即ち選択するときも、チヨツ
プ・モード又はオルタネート・モードが維持され
ている。今、キーボード４４によりCH１信号のみの選
択を命じると、ROM４０のプログラムによりμP
３８はROM４０内の表１のパターンを選択す
る。またμP３８はバス３６の制御線を介して、
RAM４６の書込みイネーブル端子を論理
「０」としてRAM４６を書込み可能状態にする。
更にμP３８はデータ線を介して選択したパター
ン（表１）を順次RAM４６のデータ入力端子Ｄ
０〜Ｄ３に供給すると共に、これに同期して
RAM４６の書込みアドレス端子WA０及びWA
１に「00」〜「11」までのアドレス信号を順次供
給する。よつてRAM４６には表１のパターンが
記憶される。なお、表１のSTG，CH１，CH２
及びEXTはRAM４６のＤ０〜Ｄ３に夫々対応す
る。即ちアドレス「00」〜「11」にはすべて
「0100」が記憶される。次にμP３８がRAM４６
の書込みイネーブル端子を論理「１」にすると、
RAM４６は読出し状態となる。よつてマルチプ
レクサ５８からの読出しアドレスに応じてRAM
４６はデータ出力端子に「0100」を順次出力す
る。このデータ出力はグリツチを除去するためラ
ツチ回路４８にラツチされる。常にラツチ回路４
８のＱ１出力のみが論理「１」であり、他の出力
は論理「０」なので、スイツチ回路２２〜２６の
内スイツチ回路２２のみが閉じ、スイツチ回路３
０が増幅器２８を選択する。よつてCH１信号の
みが増幅器３４に供給される。また、キーボード４４により、CH２信号（又
はSTG信号）のみの選択を命じると、上述と同
様にROM４０内の表２（又は表３）のパターン
がRAM４６に記憶され、ラツチ回路４８のＱ２
出力（又はＱ０出力）のみが論理「１」となる。
よつてスイツチ回路３０は増幅器２８を選択する
と共にスイツチ回路２４が閉じる（又はスイツチ
回路３０が端子３２を選択する）。次に、キーボード４４によりCH１信号及び
CH２信号のチヨツプ・モード又はオルタネー
ト・モードが選択されると、ROM４０内の表４
のパターンがRAM４６に記憶され、ラツチ回路
４８のＱ１及びＱ２出力が交互に「１」となる。
よつて、スイツチ回路３０は増幅器２８を選択
し、スイツチ回路２６は開き、スイツチ回路２２
及び２４が交互に閉じる。更に、キーボード４４によりCH１信号、CH
２信号及びEXT信号のチヨツプ・モード又はオ
ルタネート・モードが選択されると、上述と同様
に表５のパターンがRAM４６に記憶される。よ
つて、スイツチ回路３０は増幅器２８を選択し、
スイツチ回路２２−２４−２６−２２の順に閉じ
る。またキーボード４４によりCH１信号、CH
２信号、EXT信号及びSTG信号のチヨツプ・モ
ード又はオルタネート・モードを選択すると、表
６のパターンがRAM４６に記憶される。よつて
スイツチ回路３０が増幅器２８を選択した状態で
スイツチ回路２２，２４及び２６がこの順で閉
じ、その後スイツチ回路３０が端子３２を選択
し、この動作を繰返す。CH１信号及びCH２信
号の加算モードが選択されたときは、表７のパタ
ーンがRAM４６に記憶され、CH１信号及びCH
２信号が増幅器２８の入力側で電流加算される。上述の如く本考案の信号選択回路によれば、
μPシステムのプログラム用ROMの一部に複数の
所定パターンを記憶し、このパターンを選択的に
RAMに移し、このRAMを順次繰返し読出して
スイツチ回路を制御している。よつて複数のパタ
ーンは記憶するのは大容量のプログラム用ROM
の一部であり、スイツチ回路の制御用として記憶
容量の少ない安価なRAMを利用するので、本考
案の構成は簡単かつ安価となる。また、読出し回
路には、オルタネート・モード用の第１カウン
タ、チヨツプ、モード用の第２カウンタ、及びこ
れらカウンタの計数出力信号を選択するマルチプ
レクサを設けている。よつて、信号選択パターン
は、アドレス情報を含む必要がなく、スイツチ回
路の開閉状態そのものでよいので、このパターン
は単純であり設計が容易となる。上述は本考案の好適な実施例についてのみ説明
したが、当業者には本考案の要旨を逸脱すること
なく種々の変形変更が可能なことが理解できよ
う。例えば、スイツチ回路はマルチプレクサ又は
プツシユプル信号用スイツチでもよい。また信号
の数及び信号の組合せによりRAM４６の容量を
変更できる。

【図面の簡単な説明】

添付図は本考案の好適な一実施例の回路図であ
る。図において、２２，２４，２６及び３０はスイ
ツチ回路、３６はバス、３８は中央処理装置、４
０はリード・オンリ・メモリ、４４は入力装置、
４６は記憶回路、５０，５６及び５８は読出し回
路である。

Claims

【実用新案登録請求の範囲】バスに接続された中央処理装置及び入力装置を
有するオシロスコープ用の信号選択回路におい
て、上記バスに接続され、上記中央処理装置用のプ
ログラム及び複数の信号選択パターンを記憶した
大容量リード・オンリ・メモリと、上記バスに接続された小容量ランダム・アクセ
ス・メモリと、掃引回路からのゲート信号を繰り返し計数する
第１カウンタと、クロツク信号を繰り返し計数する第２カウンタ
と、上記バスからの制御信号に応じて上記第１カウ
ンタ及び上記第２カウンタの一方の計数出力を選
択し、上記ランダム・アクセス・メモリのアドレ
ス端子に供給するマルチプレクサと、上記ランダム・アクセス・メモリからの読出さ
れた出力信号に応じて、陰極線管に表示する信号
を複数の入力信号からの選択する電子スイツチ回
路とを具え、上記ランダム・アクセス・メモリは、書込み状
態にて、上記入力装置で選択された上記複数の信
号選択パターンの１つを上記中央処理装置の作用
により書込み、読出し状態にて、この書込んだ信
号選択パターンを上記マルチプレクサからの出力
信号に応じて繰り返し読出すことを特徴とする信
号選択回路。