JPH04159756A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04159756A JPH04159756A JP28492890A JP28492890A JPH04159756A JP H04159756 A JPH04159756 A JP H04159756A JP 28492890 A JP28492890 A JP 28492890A JP 28492890 A JP28492890 A JP 28492890A JP H04159756 A JPH04159756 A JP H04159756A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に半導体装置
に用いる積層配線の製造方法に関する。
に用いる積層配線の製造方法に関する。
従来、下層が高融点金属のシリサイド膜、上層がアルミ
ニウム膜あるいはアルミニウム合金膜であるところのア
ルミニウム系金属膜からなる２層の積層膜を用い、積層
配線を形成する場合、シリサイド膜およびアルミニウム
系金属膜を同一スパッタ装置内で連続的に堆積して積層
膜を形成していた。
ニウム膜あるいはアルミニウム合金膜であるところのア
ルミニウム系金属膜からなる２層の積層膜を用い、積層
配線を形成する場合、シリサイド膜およびアルミニウム
系金属膜を同一スパッタ装置内で連続的に堆積して積層
膜を形成していた。
上述した従来の高融点金属のシリサイド膜およびアルミ
ニウム系金属膜からなる積層配線を形成する製造方法で
は、高融点金属のシリサイド膜をスパッタ法で堆積した
場合、この膜はアモルファス状態である。このため、こ
の膜の比抵抗は高く、そのなめ、半導体基板と積層配線
との間のコンタクト抵抗が高いという欠点がある。
ニウム系金属膜からなる積層配線を形成する製造方法で
は、高融点金属のシリサイド膜をスパッタ法で堆積した
場合、この膜はアモルファス状態である。このため、こ
の膜の比抵抗は高く、そのなめ、半導体基板と積層配線
との間のコンタクト抵抗が高いという欠点がある。
本発明の半導体装置の製造方法は、
所定の開口部を有する絶縁膜により表面を覆われた半導
体基板上に、高融点金属のシリサイド膜をスパッタ法で
形成する工程と、 シリサイド膜を熱処理する工程と、 シリサイド膜上に、アルミニウム系金属膜をスパッタ法
で形成する工程と、 シリサイド膜およびアルミニウム系金属膜からなる積層
配線を形成する工程とを有している。
体基板上に、高融点金属のシリサイド膜をスパッタ法で
形成する工程と、 シリサイド膜を熱処理する工程と、 シリサイド膜上に、アルミニウム系金属膜をスパッタ法
で形成する工程と、 シリサイド膜およびアルミニウム系金属膜からなる積層
配線を形成する工程とを有している。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は、本発明の一実施例を説明する
ための工程順の模式的縦断面図である。
ための工程順の模式的縦断面図である。
本実施例では、高融点金属のシリサイ１へ膜としてはタ
ングステンシリサイド膜を、アルミニウム系金属膜とし
ては１％のシリコンを含んだアルミニウム合金膜を採用
する。
ングステンシリサイド膜を、アルミニウム系金属膜とし
ては１％のシリコンを含んだアルミニウム合金膜を採用
する。
まず、半導体基板１表面に通常の技術で素子形成を行な
い、表面に通常の技術で絶縁膜２を堆積し、絶縁膜２の
表面に通常の技術で所定の開口部（コンタクトホール）
３を形成する〔第１図（ａ））。次に、全面にスパッタ
法により、タングステンシリサイド膜４を１．１０ ｎ
ｍ堆積する〔第１図 （ｂ）〕 。
い、表面に通常の技術で絶縁膜２を堆積し、絶縁膜２の
表面に通常の技術で所定の開口部（コンタクトホール）
３を形成する〔第１図（ａ））。次に、全面にスパッタ
法により、タングステンシリサイド膜４を１．１０ ｎ
ｍ堆積する〔第１図 （ｂ）〕 。
その後、８００℃のＮ２雰囲気中で、タングステンシリ
サイド膜４に対して約６０分間の熱処理を施す。
サイド膜４に対して約６０分間の熱処理を施す。
続いて、タングステンシリサイド膜４上に、］％のシリ
コンを含んだアルミニウム合金膜５を、スパッタ法によ
り］］μｍ堆積する〔第１図（Ｃ）〕。これにより、下
層がタングステンシリサイド膜４．上層がアルミニウム
合金膜５からなる２層の積層膜が形成される。引き続い
て、前記の積層膜を通常の技術によりエツチング加工し
、積層配線６が形成される〔第１図（ｄ）：］。
コンを含んだアルミニウム合金膜５を、スパッタ法によ
り］］μｍ堆積する〔第１図（Ｃ）〕。これにより、下
層がタングステンシリサイド膜４．上層がアルミニウム
合金膜５からなる２層の積層膜が形成される。引き続い
て、前記の積層膜を通常の技術によりエツチング加工し
、積層配線６が形成される〔第１図（ｄ）：］。
第２図は、本実施例の効果を説明するための図であり、
タングステンシリサイド膜に対して熱処理を施したとき
の比抵抗の変化を示すグラフである。
タングステンシリサイド膜に対して熱処理を施したとき
の比抵抗の変化を示すグラフである。
このグラフの結果から、本実施例で用いた熱処理でも、
タングステンシリサイ１へ膜４の比抵抗が低下し、半導
体基板１と積層配線６との間のコンタクト抵抗か従来よ
り低くなることが明らかとなる。
タングステンシリサイ１へ膜４の比抵抗が低下し、半導
体基板１と積層配線６との間のコンタクト抵抗か従来よ
り低くなることが明らかとなる。
以−ヒ説明したように本発明は、以下の工程を有してい
る。
る。
まず、所定の開口部を有する絶縁膜により表面を覆われ
た半導体基板上に、高融点金属のシリサイド膜をスパッ
タ法で形成した後、高融点金属の融点より低い温度によ
り熱処理を行なう。これにより、高融点金属のシリサイ
ド膜は再結晶化してジシリサイド（ＭＳｉ２ 、Ｍ・高
融点金属）になり、高融点金属のシリサイド膜の比抵抗
は低下する。その後、アルミニウム系金属膜を堆積して
２層の積層膜を形成し、エツチング加工して積層配線を
形成する。
た半導体基板上に、高融点金属のシリサイド膜をスパッ
タ法で形成した後、高融点金属の融点より低い温度によ
り熱処理を行なう。これにより、高融点金属のシリサイ
ド膜は再結晶化してジシリサイド（ＭＳｉ２ 、Ｍ・高
融点金属）になり、高融点金属のシリサイド膜の比抵抗
は低下する。その後、アルミニウム系金属膜を堆積して
２層の積層膜を形成し、エツチング加工して積層配線を
形成する。
このため、半導体基板と積層配線との間のコンタクト抵
抗を低くすることが実現する。
抗を低くすることが実現する。
第１図（ａ）〜（ｄ）は、本発明の一実施例を説明する
ための工程順の模式的縦断面図である。 第２図は、本発明の一実施例の効果を説明するための図
であり、タングステンシリサイド膜に対して熱処理を施
したときの比抵抗の変化を示すグラフである。 １・・・半導体基板、２・・・絶縁膜、３・・・コンタ
ク１〜ホール、４・・・タングステンシリサイド膜、５
・・・アルミニウム合金膜、６・・・積層膜。
ための工程順の模式的縦断面図である。 第２図は、本発明の一実施例の効果を説明するための図
であり、タングステンシリサイド膜に対して熱処理を施
したときの比抵抗の変化を示すグラフである。 １・・・半導体基板、２・・・絶縁膜、３・・・コンタ
ク１〜ホール、４・・・タングステンシリサイド膜、５
・・・アルミニウム合金膜、６・・・積層膜。
Claims (1)
- 【特許請求の範囲】 所定の開口部を有する絶縁膜により表面を覆われた半導
体基板上に、高融点金属のシリサイド膜をスパッタ法で
形成する工程と、 前記シリサイド膜を熱処理する工程と、 前記シリサイド膜上に、アルミニウム系金属膜をスパッ
タ法で形成する工程と、 前記シリサイド膜および前記アルミニウム系金属膜から
なる積層配線を形成する工程とを有することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28492890A JPH04159756A (ja) | 1990-10-23 | 1990-10-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28492890A JPH04159756A (ja) | 1990-10-23 | 1990-10-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04159756A true JPH04159756A (ja) | 1992-06-02 |
Family
ID=17684876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28492890A Pending JPH04159756A (ja) | 1990-10-23 | 1990-10-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04159756A (ja) |
-
1990
- 1990-10-23 JP JP28492890A patent/JPH04159756A/ja active Pending
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