JPH04158444A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH04158444A JPH04158444A JP28484990A JP28484990A JPH04158444A JP H04158444 A JPH04158444 A JP H04158444A JP 28484990 A JP28484990 A JP 28484990A JP 28484990 A JP28484990 A JP 28484990A JP H04158444 A JPH04158444 A JP H04158444A
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- JP
- Japan
- Prior art keywords
- instruction
- branch
- address
- destination
- stored
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 8
- 230000006870 function Effects 0.000 description 2
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置に関する。
従来技術における情報処理装置による処理工程を示すフ
ローチャートを第２図に示す、従来の情報処理装置は命
令を先取りする分岐予測を有しており、この機能として
キャッシュメモリを有している０分岐が起った場合、分
岐が起った命令（Ｓ１１）のアドレスと、その分岐先（
Ｓ９）のアドレスをそのキャッシュメモリに記憶、その
際、このデータが確実に分岐した正しいデータであるこ
とを示すバリッドビットを設定する０次に分岐命令をフ
ェッチしてきた時に、その分岐が起った命令（Ｓｌｌ）
のアドレスがキャッシュメモリに記憶されているかを検
索する。その際キャッシュメモリ内でバリッドビットの
設定されているものに対して検索を行なう０分岐命令の
アドレスが記憶されていれば、その分岐命令の分岐先と
して記憶されているアドレスの命令（Ｓ９）をフェッチ
する０分岐命令のアドレスが記憶されていなければ、そ
の分岐命令（Ｓｌｌ）のアドレスとその分岐先（Ｓ９）
のアドレスを分岐予測テーブルに記憶、バリッドビット
を設定するというものであった。
ローチャートを第２図に示す、従来の情報処理装置は命
令を先取りする分岐予測を有しており、この機能として
キャッシュメモリを有している０分岐が起った場合、分
岐が起った命令（Ｓ１１）のアドレスと、その分岐先（
Ｓ９）のアドレスをそのキャッシュメモリに記憶、その
際、このデータが確実に分岐した正しいデータであるこ
とを示すバリッドビットを設定する０次に分岐命令をフ
ェッチしてきた時に、その分岐が起った命令（Ｓｌｌ）
のアドレスがキャッシュメモリに記憶されているかを検
索する。その際キャッシュメモリ内でバリッドビットの
設定されているものに対して検索を行なう０分岐命令の
アドレスが記憶されていれば、その分岐命令の分岐先と
して記憶されているアドレスの命令（Ｓ９）をフェッチ
する０分岐命令のアドレスが記憶されていなければ、そ
の分岐命令（Ｓｌｌ）のアドレスとその分岐先（Ｓ９）
のアドレスを分岐予測テーブルに記憶、バリッドビット
を設定するというものであった。
上述した従来の情報処理装置の有する分岐予測機能は、
分岐が起こった場合、分岐が起った命令のアドレスとそ
の分岐先のアドレスを記憶しておき、この分岐命令をブ
リフェッチしたときには引き続く命令のブリフェッチは
せずに、予測した分岐先の命令をブリフェッチをするた
め、分岐が起こり、再度同じ分岐命令を実行したときで
も、プログラムによっては、前と同じアドレスに再度分
岐しないような分岐命令が存在する場合があり、このよ
うな場合、常にブリフェッチに失敗してしまい、ブリフ
ェッチできない分だけバイブライン制御等における損失
となり、プロセッサの性能を下げてしまうという欠点が
ある。
分岐が起こった場合、分岐が起った命令のアドレスとそ
の分岐先のアドレスを記憶しておき、この分岐命令をブ
リフェッチしたときには引き続く命令のブリフェッチは
せずに、予測した分岐先の命令をブリフェッチをするた
め、分岐が起こり、再度同じ分岐命令を実行したときで
も、プログラムによっては、前と同じアドレスに再度分
岐しないような分岐命令が存在する場合があり、このよ
うな場合、常にブリフェッチに失敗してしまい、ブリフ
ェッチできない分だけバイブライン制御等における損失
となり、プロセッサの性能を下げてしまうという欠点が
ある。
本発明の目的は、ブリフェッチの失敗を減少させプロセ
ッサを性能を上げることができる情報処理装置を提供す
ることにある。
ッサを性能を上げることができる情報処理装置を提供す
ることにある。
本発明の情報処理装置は、プログラムの分岐命令に対し
常にその分岐命令が同じアドレスに分岐するのか否かの
情報としての分岐フラグ命令を付加し、前記分岐フラグ
命令の有無を判定しその判定結果に応じて分岐先の命令
をブリフェッチするか次の命令をブリフェッチするかを
決定する手段を有することを特徴とする。
常にその分岐命令が同じアドレスに分岐するのか否かの
情報としての分岐フラグ命令を付加し、前記分岐フラグ
命令の有無を判定しその判定結果に応じて分岐先の命令
をブリフェッチするか次の命令をブリフェッチするかを
決定する手段を有することを特徴とする。
本発明の情報処理装置は、分岐が起こった時の分岐命令
のアドレス１とその分岐先のアドレス２及びこの分岐命
令に付加するバリッドビット３を格納するためのキャッ
シュメモリと、分岐が起こった時に分岐フラグ命令が付
加されているかどうかを判定する分岐フラグ命令判定回
路を有している。
のアドレス１とその分岐先のアドレス２及びこの分岐命
令に付加するバリッドビット３を格納するためのキャッ
シュメモリと、分岐が起こった時に分岐フラグ命令が付
加されているかどうかを判定する分岐フラグ命令判定回
路を有している。
次に本発明の動作につき、図面を参照して説明る。第１
図は本発明の一実施例を説明するための流れ図である。
図は本発明の一実施例を説明するための流れ図である。
本実施例の情報処理装置のプログラムは、分岐命令に対
して、その分岐が再度起った場合に、前と同じアドレス
先に分岐する命令なのか、分岐先が前と同じアドレスと
は限らず、異なったアドレス先に分岐する命令なのかを
区別するため、あらかじめ情報として分岐フラグを付加
している。
して、その分岐が再度起った場合に、前と同じアドレス
先に分岐する命令なのか、分岐先が前と同じアドレスと
は限らず、異なったアドレス先に分岐する命令なのかを
区別するため、あらかじめ情報として分岐フラグを付加
している。
従って、まずプログラム実行中に、分岐命令が起こった
場合に、分岐フラグ命令が追加されているかどうかを分
岐フラグ命令判定回路Ｓ５により判定する０分岐フラグ
命令が追加されていなかった場合は、分岐先（Ｓ２）の
アドレスをフェッチすると共に、分岐が起こった命令（
Ｓ４）のアドレスとその分岐先（Ｓ２）のアドレスをキ
ャッシュメモリに記憶し、バリッドピットを設定する。
場合に、分岐フラグ命令が追加されているかどうかを分
岐フラグ命令判定回路Ｓ５により判定する０分岐フラグ
命令が追加されていなかった場合は、分岐先（Ｓ２）の
アドレスをフェッチすると共に、分岐が起こった命令（
Ｓ４）のアドレスとその分岐先（Ｓ２）のアドレスをキ
ャッシュメモリに記憶し、バリッドピットを設定する。
一方、分岐フラグ命令が追加されていた場合は、分岐が
起こった命令（Ｓ４）のアドレスとその分岐先（Ｓ２）
のアドレスをキャッシュメモリに記憶し、バリッドピッ
トは設定せず、分岐命令の次の命令（Ｓ６）をフェッチ
する。
起こった命令（Ｓ４）のアドレスとその分岐先（Ｓ２）
のアドレスをキャッシュメモリに記憶し、バリッドピッ
トは設定せず、分岐命令の次の命令（Ｓ６）をフェッチ
する。
次に分岐命令をフェッチしてきた時に、その分岐が起こ
った命令（Ｓ４）のアドレスが、キャッシュメモリに記
憶されているかを検索する。その際、分岐予測テーブル
内でバリッドビットの設定されているものに対してのみ
検索は行なわれる。
った命令（Ｓ４）のアドレスが、キャッシュメモリに記
憶されているかを検索する。その際、分岐予測テーブル
内でバリッドビットの設定されているものに対してのみ
検索は行なわれる。
分岐命令（Ｓ４）のアドレスが記憶されていれば、その
分岐命令の分岐先（Ｓ２）として記憶されているアドレ
ス（２）の命令をフェッチする。
分岐命令の分岐先（Ｓ２）として記憶されているアドレ
ス（２）の命令をフェッチする。
分岐命令（Ｓ４）のアドレスが記憶されていなければ、
分岐命令の次の命令（Ｓ６）をフェッチする。
分岐命令の次の命令（Ｓ６）をフェッチする。
このような構成であれば、分岐先アドレスが一定してい
ない分岐命令の時は、キャッシュメモリのデータを検索
することなく、次の命令をフェッチするので、ブリフェ
ッチの失敗を防止することができる。
ない分岐命令の時は、キャッシュメモリのデータを検索
することなく、次の命令をフェッチするので、ブリフェ
ッチの失敗を防止することができる。
なお、上述の詳細より明らかのように、分岐フラグ命令
が追加されたものは、分岐予測テーブルにアドレスを記
憶されてもバリッドピッドが設定されないので、事実上
キャッシュメモリに記憶されていないのと同じこととな
るので、本発明では、分岐フラグ命令がある時は現実に
キャッシュメモリに記憶させなくてもよい。
が追加されたものは、分岐予測テーブルにアドレスを記
憶されてもバリッドピッドが設定されないので、事実上
キャッシュメモリに記憶されていないのと同じこととな
るので、本発明では、分岐フラグ命令がある時は現実に
キャッシュメモリに記憶させなくてもよい。
〔発明の効果〕
以上説明したように本発明は分岐予測機能の分岐フラグ
命令判定回路を有し、プログラムの分岐命令に、分岐フ
ラグを付加し、判定回路がこれを判定することにより、
再度同じ分岐命令を実行したときに、前と同じアドレス
に再度分岐するような分岐命令の場合には前回の分岐先
命令をプリフェッチし、分岐命令を実行したときに、前
と同じアドレスに再度分岐することのないような分岐命
令の場合には、前回の分岐先命令ではなくて、次の命令
をプリフェッチすることが可能となるため、プリフェッ
チの失敗を減少させ、パイプライン制御における損失を
減少させ、プロセッサの性能を上げることができるとい
う効果がある。
命令判定回路を有し、プログラムの分岐命令に、分岐フ
ラグを付加し、判定回路がこれを判定することにより、
再度同じ分岐命令を実行したときに、前と同じアドレス
に再度分岐するような分岐命令の場合には前回の分岐先
命令をプリフェッチし、分岐命令を実行したときに、前
と同じアドレスに再度分岐することのないような分岐命
令の場合には、前回の分岐先命令ではなくて、次の命令
をプリフェッチすることが可能となるため、プリフェッ
チの失敗を減少させ、パイプライン制御における損失を
減少させ、プロセッサの性能を上げることができるとい
う効果がある。
第１図は本発明の一実施例を説明するための流れ図、第
２図は従来技術を説明するための流れ図である。 １・・・分岐命令アドレス、２・・・分岐先命令アドレ
ス、３・・・バリッドピット、Ｓｌ・・・命令ステップ
、Ｓ２・・・命令ステップ、Ｓ２・・・分岐先命令、Ｓ
３・・・命令ステップ、Ｓ４・・・分岐命令、Ｓ５・・
・分岐フラグ命令判定回路、Ｓ６・・・命令ステップ、
Ｓ７・・・分岐予測テーブル、Ｓ８・・・命令ステップ
、Ｓ９・・・分岐先命令、Ｓ１０・・・命令ステップ、
Ｓｌｌ・・・分岐命令、Ｓ１２・・・命令ステップ、３
１３・・・分岐予測テーブル。
２図は従来技術を説明するための流れ図である。 １・・・分岐命令アドレス、２・・・分岐先命令アドレ
ス、３・・・バリッドピット、Ｓｌ・・・命令ステップ
、Ｓ２・・・命令ステップ、Ｓ２・・・分岐先命令、Ｓ
３・・・命令ステップ、Ｓ４・・・分岐命令、Ｓ５・・
・分岐フラグ命令判定回路、Ｓ６・・・命令ステップ、
Ｓ７・・・分岐予測テーブル、Ｓ８・・・命令ステップ
、Ｓ９・・・分岐先命令、Ｓ１０・・・命令ステップ、
Ｓｌｌ・・・分岐命令、Ｓ１２・・・命令ステップ、３
１３・・・分岐予測テーブル。
Claims (1)
- プログラムの分岐命令に対し常にその分岐命令が同じア
ドレスに分岐するのか否かの情報としての分岐フラグ命
令を付加し、前記分岐フラグ命令の有無を判定しその判
定結果に応じて分岐先の命令をプリフェッチするか次の
命令をプリフェッチするかを決定する手段を有すること
を特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28484990A JPH04158444A (ja) | 1990-10-23 | 1990-10-23 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28484990A JPH04158444A (ja) | 1990-10-23 | 1990-10-23 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04158444A true JPH04158444A (ja) | 1992-06-01 |
Family
ID=17683825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28484990A Pending JPH04158444A (ja) | 1990-10-23 | 1990-10-23 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04158444A (ja) |
-
1990
- 1990-10-23 JP JP28484990A patent/JPH04158444A/ja active Pending
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