JPH04156635A - ブロックリードアドレス生成システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術（第４図乃至第６図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例（第２図、第３図） 発明の効果 〔概　要］ ライト突き放し段に共通なアドレス部分生成手段を用い
たブロックリードアドレス生成システムに関し、 ブロックリードのために必要なカウンタ数とライト突き
放し段数との関連性との解除、アドレス部分生成部での
遅延軽減を目的とし、 プロセッサによるキャッシュメモリからの読み出しに際
して、複数のアドレスバッファの内の予め決められるセ
ット順位にある１つのアドレスバッファに読み出しアド
レスをセットし、該読み出しアドレスによる読み出しに
つきミスヒツトであるとき、当該読み出しアドレスがセ
ットされたアドレスバッファのアドレスをメモリハ゛ス
ヘ送出してブロックリードを行なう情報処理装置におい
て、選択されたアドレスバッファのブロックリード開始
アドレスからアドレス生成開始アドレス部分の分離、及
びブロックリード開始アドレスの出力を為す分離出力回
路と、アドレス部分から順次のアドレス部分を生成して
出力するアドレス部分生成回路と、ブロックリード開始
アドレスの出力、及びアドレス部分生成手段からのアド
レス部分とアドレス生成開始アドレス部分とを置換して
の出力をメモリハスへ為す出力回路とを設けて構成した
。

〔産業上の利用分野］ 本発明は、ライト突き放し機能を備えたシステムにおけ
るブロックリードのアクセスアドレス生成に各ライト突
き放し段に共通なアドレス部分生成手段を用いたブロッ
クリードアドレス生成システムに関する。

情報処理システムにおいては、処理に用いられるデータ
の高速な書き込みのために、ライト突き放し処理が用い
られ、又処理に用いられるデータを高速に読み出すため
に、システムにおいて前記ライト突き放し機能を備えて
いるか否かを問わず、キャッシュメモリを用いている情
報処理システムがある。

〔従来の技術〕

従来のキャッシュメモリを用いている情報処理システム
に、ライト突き放し機能をも備えた情報処理システムに
おいて、キャッシュメモリにミスヒツトが生じた場合に
必要になるブロックリード制御回路の例を第４図に示す
。又、第４図は、第５図に示す情報処理システムの、主
として記憶装置系の全体的構成を示す。このシステムで
用いられるアドレスは３２ビツトで、メモリバスは４バ
イトアクセスが可能であり、キャッシュメモリの１ブロ
ツクは１６バイトで、ライトスル一方式であり、ライト
突き放し段数は４であるとする。

この情報処理システムにおいて、プロセッサ２０が、キ
ャッシュメモリ２２ヘアクセスを行ないたいとき、その
アクセス要求をアクセス制御部２７へ送出し、そのアク
セス要求が可能であるならば、アクセス許可をプロセッ
サ２０へ返す。そのアクセス許可は、ディレクトリ部２
４からヒツト通知線２５を経てヒツト情報がなく、フリ
ップフロップ回路３８．フリップフロップ回路４０．フ
リップフロップ回路４２．フリップフロップ回路４４が
すべてセットされたままにある（セント状態通知線５６
．セント状態通知線５８．セ・シト状態通知線６０．セ
ット状態通知線６２を経てセ・ント状態通知信号がアク
セス制御部２７へ供給されて来ている）ときに発生され
る。アクセス制御部２７、フリップフロップ回路３８．
フリ・ンプフロップ回路４０．フリップフロップ回路４
２．フリップフロップ回路４４、カウンタ４６．カウン
タ４８、カウンタ５０．カウンタ５２、マルチプレクサ
５４は、第５図のアドレス制御ＬＳＩ２６に設けられて
いる。

前記アクセスにおいて、バス要求が必要になるときがあ
るが、そのバス要求はメモリバス２８のバス要求線２９
を経て他のプロセッサボード３０の内のバス使用許可回
路へ出されてそこからノ＼ス許可を受は取る。このバス
許可は、例えば、バス要求対応に割り当てられたプライ
オリティ（優先順位）を基準にして決定され、アクセス
制御部２７からのバス要求より高い優先順位のバス要求
部から既にバス要求が前記バス使用許可回路へ出されて
いると、前記バス許可は出力されない。前記バス使用許
可回路へ出されているバス要求が、アクセス制御部２７
からのバス要求より低いときには前記バス許可が出力さ
れる。

プロセッサ２０における処理において、キャンシュメモ
リ２２からのデータを読み出す必要が生じたとき、プロ
セッサ２０がキャッシュメモリ２２に対して読み出しア
クセス要求を発したときに、その読み出しアドレスにつ
き、ヒツト情報がディレクトリ部２４から出力されない
と、アクセス制御部２７からバス要求をメモリバス２８
のバス要求線２９を経て前記バス使用許可回路へ出して
これに対してアクセス制御部２７がバス許可線３１を経
てバス許可を受けたとき（このバス許可の返送は、前述
したところに従う。）、アクセス制御部２７の制御の下
に、ミスヒツトしたブロック〔一定数のアクセスデータ
単位（例えば、前述のように１６バイト）から成るデー
タ群〕をメモリボードの主メモリ３２からキャッシュメ
モリ２２へリードする処理が取られる。そのブロックリ
ードを行なうのに必要なアドレスの生成を行なう回路を
示すのが、第５図である。

この図に示すフリップフロップ回路３８．フリップフロ
ップ回路４０．フリップフロップ回路４２、及びフリッ
プフロップ回路４４は、前述のライト突き放し処理に用
いられると同時に、キャッシュメモリからの読み出しに
も用いられる。

ライト突き放し処理において、フリップフロップ回路３
８．フリップフロップ回路４０．フリップフロップ回路
４２．フリップフロップ回路４４へのライト指示をプロ
セッサ２０が為すとき、そのライト指示が、第６図に示
すようにプログラム上において連続しているとき、アク
セス制御部２７ヘアクセス要求が連続してアクセス要求
線２１を経て送出される。それらのアクセス要求に対す
るアクセス許可をアクセス許可線２３を経て受は取った
とき、その各ライト指示毎のアドレスをフリップフロッ
プ回路３８．フリップフロップ回路４０、フリップフロ
ップ回路４２．フリツプフロツブ回路４４、及びカウン
タ４６．カウンタ４８゜カウンタ５０．カウンタ５２〔
該アドレスの一部（後述するブロックリードで用いるア
ドレスの各々を生成するアドレス部分）だけをセットす
る。〕へ順次に書き込む一方、前述と同様にしてバス要
求線２９を経て送出されたバス要求に対するバス許可を
バス許可線３１を経て受けた（バスへのアクセス権を獲
得した）後にメモリバス２８を経て前記フリップフロッ
プ回路３８．フリップフロップ回路４０．フリップフロ
ップ回路４２．フリップフロップ回路４４に書き込まれ
ており、マルチプレクサ５４、メモリバス２８のアドレ
スバス（又は、アドレスタイムスロット）を経て転送さ
れて来るアドレスで指定されるメモリボードの主メモリ
３２の記憶位置へのライトを順次に行なう。

そのメモリボードの主メモリ３２への各ライト（第６図
の■、■、■参照）に対する、ライト突き放し処理のな
い場合と同様のライト完了通知についての処理は、第６
図の■、■、■に示すようにプログラム上の後の方で行
なう。第６図のバッファは、第５図のフリップフロップ
回路３８．フリップフロップ回路４０．フリップフロッ
プ回路４２、フリップフロップ回路４４を示している。

このようなライト突き放し処理に用いられる前記フリッ
プフロップ回路３８．フリップフロップ回路４０．フリ
ップフロップ回路４２．フリップフロップ回路４４、及
びカウンタ４６．カウンタ４８、カウンタ５０．カウン
タ５２が、又プロセッサ２０によるキャッシュメモリ２
２への読み出しアクセスにおいても用いられる。そのリ
ードアドレスは、前記フリップフロップ回路３８．フリ
ップフロップ回路４０．フリップフロップ回路４２、フ
リップフロップ回路４４、及びカウンタ４６、カウンタ
４８．カウンタ５０．カウンタ５２の内の１つのフリッ
プフロップ回路にセットされ、次の読み出しにはその次
のフリップフロップ回路を用いる如き順序にある前記フ
リップフロップ回路３８．フリップフロップ回路４０．
フリップフロップ回路４２．フリップフロップ回路４４
、及びカウンタ４６．カウンタ４８．カウンタ５０゜カ
ウンタ５２の内の１つのフリップフロップ回路にアクセ
ス制御部２７から順次に出力されるＦＦセット信号ＦＦ
５ＥＴによってセットされる。このフリップフロップ回
路にセットされたアドレスが、プロセッサ２０が必要と
しているデータのキャッシュメモリ２２からの読み出し
に用いられることになるが、その読み出したいアドレス
に対応するデータが記憶されていることを示すヒツト情
報がディレクトリ部２４からヒツト通知線２５を経てア
クセス制御部２７へ転送されて来ているときには、プロ
セッサ２０から内部アドレスバス３６上へ送出され、キ
ャッシュメモリ２２のアドレス入力に印加されて来てい
るリードアドレスが、キャッシュメモリ２２からの読み
出しに用いられる。キャッシュメモリ２２から読み出さ
れたデータは、内部データバス３７を経てプロセッサ２
０へ転送される。

しかし、前記読み出したいアドレスに対応するデータが
記憶されていることを示すヒツト情報がディレクトリ部
２４からヒツト通知線２５を経てアクセス制御部２７へ
転送されて来ていないときには、そのデータを含むブロ
ックのリードが、次のようにしてアクセス制御部２７の
制御の下にメモリボードの主メモリ３２からメモリバス
２８、データ制御ＬＳＩ３４を経てキャッシュメモリ２
２へ行なわれる。

例えば、フリップフロップ回路３８及びカウンタ４６に
セットされたリードアドレスにつきミスヒットが生じた
とすると、このミスヒツトに対するブロックリードを行
なうための先頭アドレスは、前記フリップフロップ回路
３８及びカウンタ４６からマルチプレクサ５４、メモリ
バス２８のアドレスバスを経てメモリボードの主メモリ
３２へ供給されて該先頭アドレスで指定されて格納され
ているメモリボードの主メモリ３２の記憶位置から前記
先頭アドレス対応のデータが読み出され、そのデータは
メモリバス２８のデータパ゛ス、データ制御ＬＳＩ３４
を経てプロセッサ２０の制御の下にキャッシュメモリ２
２の前記フリップフロップ回路３８及びカウンタ４６に
セットされたリードアドレスへ書き込まれる。ブロック
リードのためのその次のアドレスは、カウントアツプ信
号ＣＮＴ［ＪＰによってカウンタ４６でカウントアンプ
された値が、メモリバス２８を経てメモリボードの主メ
モリ３２へ供給されて、前述のところと同様にして当８
亥ブロック内の次のデータがメモリボードの主メモリ３
２から読み出され、メモリバス２８、データ制御ＬＳＩ
３４を経てプロセッサ２０の制御の下にキャッシュメモ
リ２２の前記リードアドレスの次に書き込まれる。以下
、同様にして当該ブロックの各データは、メモリボード
の主メモリ３２から読み出されてキャッシュメモリ２２
へ、順次に書き込まれて行くことにより、前記ミスヒッ
トに対するブロックリードを行なうことが出来る。

このようなブロックリードの関係は、前記フリップフロ
ップ回路及びカウンタの組の各々について、同様である
。

〔発明が解決しようとする課題〕

前述のように、ライト突き放し処理のために、その処理
段数だけ前記フリップフロップ回路及びカウンタの組を
設ける必要があるが、そうすると、その段数だけのカウ
ンタが必要になるばかりでなく、前述のようにキャッシ
ュミスヒツトのときそのカウンタのインクリメント毎に
、そのインクリメントしたアドレス部分が、マルチプレ
クサ５４を経て通過するので、アドレス生成遅延が生ず
る。

インクリメント数が多いと、アクセスの低速化となる。

本発明は、斯かる技術的課題に鑑みて創作されたもので
、ブロックリードのために必要なカウンタをライト突き
放し段数に無関係に該ライト突き放し段数よりも少ない
個数に減少させ、ブロックリードのための各アドレス生
成部分の出力において生ずる遅延を軽減させ得るブロッ
クリードアドレス生成システムを提供することを目的と
する。

〔課題を解決するための手段〕

第１図は、本発明の原理ブロック図である。第１図の（
Ａ）に示すように、請求項１に係わる発明は、プロセッ
サ１によるキャッシュメモリ２からの読み出しに際して
、複数のアドレスバッファ３の内の予め決められるセッ
ト順位にある１つのアドレスバッファに読み出しアドレ
スをセットし、該読み出しアドレスによる読み出しにつ
きミスヒツトをディレクトリ部４が示すとき、当該読み
出しアドレスがセットされたアドレスバッファをアクセ
ス制御部５の制御の下に選択回路６にて選択し、メモリ
バス８へ送出して記憶装置１０からブロックリードを行
なう情報処理装置に、次の構成要素を設けて構成される
。その構成要素は、前記選択されたアドレスバッファの
ブロックリード開始アドレスからブロックリードのため
のアドレス生成開始アドレス部分の分離、及び前記ブロ
ックリード開始アドレスの出力を為す分離出力回路１２
と、該分離出力回路１２から分離されたアドレス生成開
始アドレス部分から順次のアドレス部分を生成して出力
するアドレス部分生成回！１４と、前記分離出力回路１
２からの前記ブロックリード開始アドレスの出力、及び
前記アドレス部分生成回路１２からのアドレス部分と、
前記出力されているブロックリード開始アドレスのアド
レス生成開始アドレス部分とを置換しての出力を前記メ
モリバス８へ為す９出力回路Ｉ６であり、これら分離出
力回路１２、アドレス部分生成回路１４、及び出力回路
１６の制御を行なうように前記アクセス制御部５を構成
して、前記請求項１に係わる発明は成る。

第１図の（Ｂ）に示すように、請求項２に係わる発明は
、プロセッサ１によるキャッシュメモリ２からの読み出
しに際して、複数のアドレスバッファ３の内の予め決め
られるセット順位にある１ツノアドレスバツフアに読み
出しアドレスをセットし、該読み出しアドレスによる読
み出しにつきミスヒットをディレクトリ部４が示すとき
、当該読み出しアドレスがセットされたアドレスバッフ
ァをアクセス制御部５の制御の下に選択回路６にて選択
し、メモリハス８へ送出して記憶装置１０からブロック
リードを行なう情報処理装置に、次の構成要素を設けて
構成される。その構成要素は、前記選択されたアドレス
バッファのアドレスからブロックリードのためのアドレ
ス生成開始アドレス部分以外のアドレス部分を転送する
転送路１３と、前記アドレス生成開始アドレス部分を受
ける第１の入力と、生成されたアドレス部分を受ける第
２の入力との択一的な出力を為す選択回路１５と、前記
転送路１３からのアドレス部分と、前記選択回路１５か
らのアドレス部分とを結合して前記ブロックリードのた
めのアドレスとして前記メモリハス８へ出力する出力回
路１７と、前記選択回路１５から出力されるアドレス部
分から順次のアドレス部分を生成して前記第２の入力へ
出力するアドレス部分生成回路１４であり、これら構成
要素の内の、選択回路１５と、出力回路１７と、アドレ
ス部分生成回路１４とを制御するように前記アクセス制
御部５を構成して、前記請求項２に係わる発明は成る。

［作　用］ プロセッサ１によるキャッシュメモリ２からの読み出し
において、その読み出しアドレス対応のデータがキャッ
シュメモリ２に格納されていないことが、ディレクトリ
部４から示されたとき、選択回路６を経て出力されたア
ドレスバッファのアドレス、即ちブロックリードの先頭
アドレスのメモリハス８上への送出は、前記請求項１に
係わる発明にあっては、分離出力回路１２、及び出力回
路１６、又前記請求項２に係わる発明にあっては、転送
路１３、選択回路１５、及び出力回路１７を経てメモリ
ハス８上へ送出されて従来と同様、ブロックの先頭デー
タが記憶装置から読み出されてキャッシュメモリ２に格
納される。

前記ブロック内の順次の読み出しデータのアドレスは、
次のようにしてメモリハス８上へ順次に送出される。

前記請求項１に係わる発明におけるそれらアドレスの送
出は、アドレス部分生成回路１４、及び前記出力回路１
６によって為され、前記請求項２に係わる発明における
それらアドレスの送出は、アドレス部分生成回路１４、
選択回路１５、及び出力回路１７によって為される。

ブロックリードにおいて必要なアドレス部分生成回路１
４は、アドレスバッファの数より少ない１つ等で足り、
ハードウェアの簡易化となる。又、ブロックリードのア
ドレスの送出にビット数の少ないアドレス部分を選択回
路１５で出力すればよいので、該選択回路１５での信号
伝搬時間が少なく、ブロックリードの高速化に寄与する
。

〔実施例〕

第２図は、本発明の一実施例を示す。この実施例のシス
テム構成は、第５図に示すものと同一とする。第２図に
おいて、プロセッサ２０、キャッシュメモリ２２、ディ
レクトリ部２４、メモリハス２８、内部アドレスバス３
６、フリップフロップ回路３９．フリップフロップ回路
４１．フリップフロップ回路４３．及びフリップフロッ
プ回路４５、マルチプレクサ５４並びにアクセス要求線
２１、アクセス許可線２３、ヒツト通知線２５、パス要
求線２９、バス許可線３１、及びセット状態通知線５６
乃至セット状態通知線６２は、第５図に示すものと同一
の構成要素であり、その説明を繰り返さない。ナクセス
制御部７０には、第４図について説明した入力線、及び
出力線のほかに、ＦＦセット線７２、ＭＰＸ１制御線７
４、カウンタ制御線７６、ＭＰＸ２制御線７８、及びア
ドレス送出指示線８０が設けられているが、これらの線
は、それぞれＦＦセット信号、ＭＰＸ１制御信号、カウ
ンタ制御信号、ＭＰＸ２制御信号、及びアドレス送出指
示信号を転送する線である。これらの線の詳細は、第３
図を参照して後述する。ＦＦセット線７２は、フリップ
フロップ回路３９゜フリップフロップ回路４１．フリッ
プフロップ回路４３．及びフリップフロップ回路４５の
各セット制御入力に接続されている。ＭＰＸ１制御線７
４は、マルチプレクサ５４のマルチプレクサ制御入力に
接続されている。マルチプレクサ５４の出力ビツト線の
内、第３１位ビット線乃至第５位ビット線、第２位ビッ
ト線、及び第１位ビット線（アドレス部分２３１乃至２
’　、２’、２°、〔課題を解決するための手段〕の項
で説明したブロックリードのためのアドレス生成開始ア
ドレス部分以外のアドレス部分に対応する。）が、転送
線８１を経て直接ドライバ８２の対応入力に接続される
のに対して、第４位ビット線、及び第３位ビット線（ア
ドレス部分２３，２２、〔課題を解決するための手段］
の項で説明したブロックリードのためのアドレス生成開
始アドレス部分に対応する。）は、マルチプレクサ８４
の対応する一方のビット人力Ａ、、Ａ２に接続され、そ
の他方のビット入力Ｂ３．Ｂ２には＋１加算回路８６の
２つのビット出力が接続されている。そのマルチプレク
サ８４の第４位出力ビット線、及び第３位出力ビット線
（アドレス２３．２２）は、ドライバ８２の対応入力（
アドレス２１．２２）に接続されると共に、＋１加算回
路８６の加算入力に接続されている。フリップフロップ
回路８８、及び＋１加算回路８６がカウンタ９０を構成
している。ドライバ８２の３２出力ビツト線は、メモリ
ハス２８のアドレスバスに接続されている。ドライバ８
２の出力制御入力には、アドレス送出指示線８０が接続
されている。マルチプレクサ８４のマルチプレクサ制御
入力にはＭＰＸ２制御線７８が接続されている。＋１加
算回路８６のセット制御入力にはカウンタ制御線７６が
接続されている。

第３図に示すように、アクセス制御部７０は、アクセス
監視部９２、ＦＦ上セット信号生成９４、ＭＰＸ１制御
部９６、メモリハス監視部９８、及びメモリハスステー
ジ部１００から成る。アクセス監視部９２には、プロセ
ッサ２０からのアクセス要求線２１、及びアクセス許可
線２３、ディレクトリ部２４からのヒツト通知線２５、
並びにフリップフロップ回路３９．フリップフロップ回
路４１、フリップフロップ回路４３．及びフリップフロ
ップ回路４５からのセット状態通知線５６゜セット状態
通知線５８．セット状態通知線６０゜及びセット状態通
知線６２が接続されており、アクセス許可線９３上にア
クセス許可が与えられたことを示す信号を送出する。そ
のアクセス許可線９３は、ＦＦ上セット信号生成９４、
ＭＰＸ１制御部９６、メモリハス監視部９８、及びメモ
リバスステージ部１００へ接続されている。又、ディレ
クトリ部２４からのヒツト通知線２５は、ＦＦ上セット
信号生成９４、ＭＰＸ１制御部９６、メモリバス監視部
９８、及びメモリバスステージ部１００へ接続されてい
る。ヒツト通知線２５、及びアクセス許可線９３を経て
信号を受けたＦＦ上セット信号生成９４は、ＦＦセット
線７２上にＦＦセット信号を送出する。ヒツト通知線２
５、及びアクセス許可線９３を経て信号を受けたＭＰＸ
１制御部９６は、ＭＰＸ１制御線７４上にＭＰＸ１制御
信号を送出する。メモリバス監視部９８には、又ヒツト
通知線２５が接続されており、アクセス許可線９３上を
経てアクセス許可信号を受けたが、ヒツト通知線２５を
経てヒツト信号を受けていないとき、メモリバス２８の
バス要求線２９を経てバス使用許可回路へバス要求を送
出する。

そのバス使用許可回路からバス許可をバス許可線３１を
経て受は取ったとき、メモリバス監視部９８は、アドレ
ス生成制御線９９上にアドレス生成開始信号を送出する
。このアドレス生成制御線９９を経てアドレス生成開始
信号を受は取ったメモリバスステージ部１００は、カウ
ンタ制御線７６、ＭＰＸ２制御線７８、及びアドレス送
出指示線８０上に、それぞれカウンタ制御信号、ＭＰＸ
２制御信号、及びアドレス送出指示信号を送出する。

第２図及び第３図において、プロセッサ２０は、第１図
のプロセッサ１に対応し、キャッシュメモリ２２は、第
１図のキャッシュメモリ２に対応する。フリップフロッ
プ回路３９乃至４５は、第１図のアドレスバッファ３に
対応し、ディレクトリ部２４は、第１図のディレクトリ
部４に対応する。

アクセス制御部７０は、第１図のアクセス制御部５に対
応し、マルチプレクサ５４は、第１図の選択回路６に対
応する。メモリバス２８は、第１図のメモリバス８に対
応し、主メモリ３２は、第１図の記憶装置１０に対応す
る。転送線８１は、第１図の転送路１３に対応し、＋１
加夏回路８６及びフリップフロップ回路８８は、第１図
のアドレス部分生成回路１４に対応する。マルチプレク
サ８４は、第１図の選択回路１５に対応し、ドライバ８
２は、第１図の出力回路１６．１７に対応する。

前述のように構成される本発明システムの動作を以下に
説明する。

第５図で説明したように、プロセッサ２０のアクセス要
求に対しアクセス許可が、プロセッサ２０へ返されたと
き、内部アドレスバス３６ヘアドレスが送出され、ディ
レクトリ部２４におけるキャッシュメモリ２２の対応デ
ータについてのヒツト判定に供されると同時に、フリッ
プフロップ回路３９．フリップフロップ回路４１．フリ
ップフロップ回路４３．フリップフロップ回路４５の内
のアドレス未設定フリップフロップ回路（バッファ）に
もセットされる。このアドレスセットは、プロセッサ２
０による内部アドレスバス３６へのアドレス送出毎に行
なわれるが、そのセットされるフリップフロップ回路は
、前述のライト突き放し処理におけるセット制御と同様
に、次のアドレス未設定フリップフロップ回路である。

このアドレスセント制御は、アクセス制御部７０のＦＦ
セント信号生成部９４からＦＦセット線７２上に前述の
ライト突き放し処理と同じ順序で出力されるＦＦセット
信号によって行なわれる。又、フリップフロップ回路３
９．フリップフロップ回路４１゜フリップフロップ回路
４３．フリップフコツブ回路４５の内のいずれかの選択
は、アクセス制御部７０のＭＰＸ１制御部９６からＭＰ
Ｘ１制御線７４上に送出されたＭＰＸ１制御信号によっ
てマルチプレクサ５４において行なわれる。

キャッシュメモリ２２への書き込み（以下、書き込みア
クセス態様と言う。）のとき、アクセス制御部７０のＭ
ＰＸＩ制御部９６からＭＰχ１制御線７４上に送出され
たＭＰＸ１制御信号によってマルチプレクサ５４で選択
されたフリップフロップ回路のアドレスが、マルチプレ
クサ８４、及びドライバ８２を経てメモリバス２８のア
ドレスバスへ供給されてそのアクセスに用いられる。こ
の場合におけるアクセス制御部７０のメモリハスステー
ジ部１００からＭＰＸ２制御線７８上に送出されるＭＰ
Ｘ２制御信号は、マルチプレクサ５４を選択する信号と
なっている。又、キャッシュメモリ２２からの読み出し
であって、ディレクトリ部２４におけるヒツト判定が肯
定判定となる読み出しく以下、第１の読み出しアクセス
態様と言う。）のときには、内部アドレスバス３６上に
送出されている読み出しアドレスによってキャッシュメ
モリ３２からの読み出しが行なわれ、内部データバス３
７を経てプロセッサ２０へ転送される。

キャッシュメモリ２２からの読み出しにおいて、ディレ
クトリ部２４がミスヒットを示す情報をヒツト通知線２
５を経てアクセス制御部７０へ出力するときには（以下
、第２の読み出しアクセス態様と言う。）、アクセス制
御部７０は、メモリバス監視部９８からメモリバス２８
のバス要求線２９ヘバス要求を送出する。そのバス要求
に対して前述の方式で、バス許可がバス許可線３１を経
て返されて来ると、該ミスヒツト対応のフリップフコツ
ブ回路のアドレスが、ＭＰＸ１制御部９６からＭＰＸ１
制御線７４上に送出されたＭＰＸ１制御信号によってマ
ルチプレクサ５４を経て出力され、そのアドレス（ブロ
ックリードの先頭アドレス）については前記書き込みア
クセス態様の場合と同様に、マルチプレクサ８４、及び
ドライバ８２を経てメモリバス２８のアドレスバスへ送
出される。そのアドレスは、メモリハス２８のアドレス
バスを経てメモリボードの主メモリ３２のアドレス入力
へ転送されて前記ミスヒツト対応のデータを格納してい
るメモリボードの主メモリ３２のブロック内の先頭格納
位置からの読み出しに用いられる。このようにして読み
出されたデータは、前述と同様にしてメモリバス２８の
データバス、データ制御１ＬｓＩ３４を経てプロセッサ
２０にて受は取られた後に、内部アドレスバス３６を経
てキャッシュメモリ２２のアドレス入力へ印加されてい
るキャッシュメモリ２２のブロックリードの先頭アドレ
スに書き込まれる。

前記第２の読み出しアクセス態様における前記ブロック
内の次のデータは、マルチプレクサ８４の第４位出力ビ
ット線、及び第３位出カビ・ント線（アドレス部分２３
．２”）を経て＋１加算回路８６の加算入力に供給され
て来たアドレス部分２１．２２を前記次のデータの読み
出しアドレスのアドレス部分２３．２２へ＋１加算回路
８６において更新し、これをメモリバスステージ部１０
０からカウンタ制御線７６上に送出されたカウンタ制御
信号によってフリップフロップ回路８８にセットする。

その更新アドレス部分２３．２２をメモリハスステージ
部１００からＭＰＸ２制御線７８上に送出されたＭＰＸ
２制御信号によってマルチプレクサ８４を通過させ、そ
してドライバ８２において既に供給済のアドレス２３′
乃至２°の内の、アドレス部分２３゜２２と入れ換えて
次の読み出しアドレスとし、メモリハス２８のアドレス
バスを経てメモリボードの主メモリ３２のアドレス入力
部に供給して前記ブロック内の次のデータの読み出しに
用いられる。

又、次のアドレス以降についても、前述のところに従っ
てその各アドレスの生成は行なわれる。

二のように、ライト突き放し処理とブロックリートとに
おいて共用するアドレス制御系で必要なカウンタは１個
で足りるので、ハードウェアの削減となるし、前記順次
のアドレス生成においてマルチプレクサで生ずる遅延を
２ヒントのマルチプレクサで生ずる遅延まで少なくする
ことが出来る。

その読み出されたデータのキャッシュメモリ２２への書
き込みは、前述のところと変わるところはない。

なお、前記実施例においては、ブロックリードのための
アドレス部分の生成系（マルチプレクサ８４、フリップ
フロップ回路８８、及び＋１加算回路８６）をブロック
リードの先頭アドレスからのアドレス生成開始部分の分
離部分と、分離されたアドレス生成開始部分について加
算を施す加算部分と、前記先頭アドレスの内の、ブロッ
クリードのためのアドレス生成開始部分と前記加算部分
で生成されたアドレス部分との結合を行なう出力部分と
で構成するようにしてもよい。

〔発明の効果］ 上述したように本発明によれば、ライト突き放し処理と
ブロックリードとにおいて共用するアドレス制御系で必
要なカウンタの削減により、ハードウェアの削減と同時
に、ブロンクリートにおいて順次に生成されてその読み
出しに用いられるアドレス信号のアドレス部分生成系内
における伝搬遅延の短縮化とを同時に享受し得る。

【図面の簡単な説明】

第１図は本発明の原理ブロンク図、 第２図は本発明の一実施例を示す図、 第３図はアクセス制御部の詳細図、 第４図は情報処理システムの記憶装置系の全体的構成図
、 第５図は第４図記憶装置系のブロックリード制御回路を
示す図、 第６図は第４図及び第５図に示すシステム構成における
ライト突き放し処理を示す図である。 第１図乃至第３図において、 １はプロセンサ（プロセッサ２０）、 ２はキャッシュメモリ（キャッシュメモリ２２）、３は
アドレスバッファ（フリップフロップ回路３９．４１，
４３．４５）、 ４はディレクトリ部（ディレクトリ部２４）、５はアク
セス制御部（アクセス制御部７０）、６は選択回路（マ
ルチプレクサ５４）、８はメモリハス（メモリバス２８
）、 １０は記憶装置（主メモリ３２）、 １２は分離出力回路（マルチプレクサ８４）、１３は転
送路（転送線８１）、 １４はアドレス部分生成回路（＋１加算回路８６、フリ
ップフロップ回路８８）、 １５は選択回路（マルチプレクサ８４）、１６．１７は
出力回路（ドライバ８２）である。

Claims (2)

【特許請求の範囲】
1. （１）プロセッサ（１）によるキャッシュメモリ（２）
   からの読み出しに際して、複数のアドレスバッファ（３
   ）の内の予め決められるセット順位にある１つのアドレ
   スバッファに読み出しアドレスをセットし、該読み出し
   アドレスによる読み出しにつきミスヒットをディレクト
   リ部（４）が示すとき、当該読み出しアドレスがセット
   されたアドレスバッファをアクセス制御部（５）の制御
   の下に選択回路（６）にて選択し、メモリバス（８）へ
   送出して記憶装置（１０）からブロックリードを行なう
   情報処理装置において、 前記選択されたアドレスバッファのブロックリード開始
   アドレスからブロックリードのためのアドレス生成開始
   アドレス部分の分離、及び前記ブロックリード開始アド
   レスの出力を為す分離出力回路（１２）と、 該分離出力回路（１２）から分離されたアドレス生成開
   始アドレス部分から順次のアドレス部分を生成して出力
   するアドレス部分生成回路（１４）と、 前記分離出力回路（１２）からの前記ブロックリード開
   始アドレスの出力、及び前記アドレス部分生成回路（１
   ２）からのアドレス部分と、前記出力されているブロッ
   クリード開始アドレスのアドレス生成開始アドレス部分
   とを置換しての出力を前記メモリバス（８）へ為す出力
   回路（１６）とを設け、 前記分離出力回路（１２）と、前記アドレス部分生成回
   路（１４）と、前記出力回路（１６）との制御を行なう
   ように前記アクセス制御部（５）を構成したことを特徴
   とするブロックリードアドレス生成システム。
2. （２）プロセッサ（１）によるキャッシュメモリ（２）
   からの読み出しに際して、複数のアドレスバッファ（３
   ）の内の予め決められるセット順位にある１つのアドレ
   スバッファに読み出しアドレスをセットし、該読み出し
   アドレスによる読み出しにつきミスヒットをディレクト
   リ部（４）が示すとき、当該読み出しアドレスがセット
   されたアドレスバッファをアクセス制御部（５）の制御
   の下に選択回路（６）にて選択し、メモリバス（８）へ
   送出して記憶装置（１０）からブロックリードを行なう
   情報処理装置において、 前記選択されたアドレスバッファのアドレスからブロッ
   クリードのためのアドレス生成開始アドレス部分以外の
   アドレス部分を転送する転送路（１３）と、 前記アドレス生成開始アドレス部分を受ける第１の入力
   と、生成されたアドレス部分を受ける第２の入力との択
   一的な出力を為す選択回路（１５）と、 前記転送路（１３）からのアドレス部分と、前記選択回
   路（１５）からのアドレス部分とを結合して前記ブロッ
   クリードのためのアドレスとして前記メモリバス（８）
   へ出力する出力回路（１７）と、 前記選択回路（１５）から出力されるアドレス部分から
   順次のアドレス部分を生成して前記第２の入力へ出力す
   るアドレス部分生成回路（１４）とを設け、 前記選択回路（１５）と、前記出力回路（１７）と、前
   記アドレス部分生成回路（１６）とを制御するように前
   記アクセス制御部（５）を構成したことを特徴とするブ
   ロックリードアドレス生成システム。