JPH04156024A - サブレート交換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目　　　次コ 概　　　要 産業上の利用分野 従来の技術（第４，５図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作　　用（第１図） 実施例（第２，３図） 発明の効果 ［概　　要コ サブレート交換方式に関し、 簡素なハードウェア構成で、データ伝達遅延を１フレ一
ム以内に抑えながらサブレート交換を行なえるようにす
ることを目的とし、 複数の低速データ端末からのデータを高速フォーマット
のタイムスロットに挿入し伝送するシステムの時分割デ
ィジタル交換機に、高速フォーマット変換後の複数低速
データから有効ビットのみを抽出し所定ビット数の１チ
ャネルのタイムスロット中に多重しまた逆の処理を行な
い分離するサブレート交換用トランクを設け、このトラ
ンクを、低速データ端末側からのシリアルデータをｎビ
ットのパラレルデータに変換し出力するシフトレジスタ
と、そのｎビットパラレル出力をラッチするラッチ回路
と、このラッチ回路からの出力を受けるｎビットシフト
レジスタと、これらの回路へ所要のタイミングクロック
を供給するタイミングジェネレータとをそなえて構成す
る。

［産業上の利用分野］ 本発明は、サブレート交換を行なう方式に関し、特にビ
ット単位の交換を行なうサブレート交換用トランクを設
けることにより、ディジタル通信網の回線利用効率を向
上させることのできるサブレート交換方式に関する。

時分割ディジタル交換機においては、一般に８ビット単
位でデータの交換を行なうが、このようなデータにおけ
るすべてのビットが有効ではない場合がある。

このような場合、８ビツト中の有効となるデータのみを
多重して送受信を行ない、交換機においてビット単位の
交換即ちサブレート交換を行なうことによって１回線利
用効率を向上できるようにすることが要望されている。

［従来の技術］ 近年、ｌ５ＤＮとしての公衆網のディジタル化や、企業
間の高速ディジタル通信網の発達、さらには各種のデー
タ端末（パソコン等）の普及によって、構内交換機（Ｐ
　Ｂ　Ｘ）において、電話機による音声通話のみではな
く、データ端末どうしまたはデータ端末とホストコンピ
ュータとの間でのデータ通信を行なう場合が増加してい
る。

従来、アナログ通話を用いてモデム信号へ変調し、デー
タ通信を行なっている場合には、１回線に１つのデータ
通信しか行なえなかったが、ディジタル通信路、特にｌ
５ＤＮになり、６４ｋｂｐｓのデータ通信スループット
が保障されるようになってからは、４８ｋｂｐｓ、　５
８ｋｂｐｓ、　６４ｋｂｐｓといったデータ通信速度の
高速化という要求とは逆に、パソコン通信において一般
に用いられている、１２００ｂｐｓ、　２４００ｂｐｓ
、　４８００ｂｐｓ、　９６００ｂｐｓ、　１９．２ｋ
ｂｐｓ等のような６４ｋｂｐｓ以下の速度における低速
データ転送が必要となる場合があるが、このような場合
、これらを、ＣＣＩＴＴ勧告Ｖ、１１　（１）７オーマ
ツトに従って伝送することが必要となる。

このような場合には、伝送される８ビツトのデータ中に
おける有効データが１ビツト、２ビツト。

４ビツトといった単位となり、回線効率が低下すること
を避けられない。

第４，５図は、従来の交換方式を概念的に示したもので
あって、第４図は多重化構成を示し、第５図（ａ）〜（
ｅ）は各チャネルのビット構成を示している。

即ち、第４図に示すように、端末１１ａ、１１ｂ、ｌｌ
ｃ、ｌｉｄからのそれぞれ、ｌ　２００ｂｐｓ　。

１２００ｂｐｓ、　２４００ｂｐｓ、　１２００ｂｐｓ
のデータＤａ、　Ｄｂ。

Ｄａ、Ｄｄを多重装置（ＭＰＸ）１２で多重し、６４ｋ
ｂｐｓのデータＤｅとして伝送する。

この場合、各チャネルのデータＤａ＝Ｄｄをそのまま６
４　ｋｂｐｓのデータに変換した場合には、第５図（ａ
）〜（ｄ）に示すように、８ビツトのデータＢ０〜Ｂ７
中の最下位ビットＢ０のみに有効データが含まれている
。

このように、従来の交換方式では、低速データの交換を
行なう場合、回線効率が低下することを避けられなかっ
た。

［発明が解決しようとする課題］ そこで、このような複数の低速端末からのデータＤａ＝
Ｄｄを、第５図（ｅ）に示すように、ビット単位で１チ
ャネル中に多重して伝送し交換する、サブレート交換を
実現することが要求されている。

このようなサブレート交換によって、ディジタル通信網
の回線の有効利用（１回線当たりの使用効率向上）をは
かることができる。

しかしながら、一般に時分割ディジタル交換機は、ＣＣ
ＩＴＴ勧告０．７１１に従って、音声を８ｋＨｚでサン
プリングして、μ則ＰＣＴ信号またはＡ則ＰＣＴ信号に
符号化することによって、００、−ＦＦ、の数字に変換
し、その単位で交換を行なうようになっている。即ち、
８ビット単位での６４　ｋｂｐｓの交換動作を基本とし
ている。そのため、上述のような１ビツト、２ビツト、
４ビツトといったビット単位でのサブレート交換を容易
に行なうことはできなかった。

このサブレート交換を実現すべく、高速フォーマットに
変換された複数の低速データから有効ビットのみを抽出
して所定ビット数からなる１チャネルのタイムスロット
中に多重し、また逆の処理を行なって分離するサブレー
ト交換用トランクを時分割ディジタル交換機に設けるこ
とが提案されている。そのサブレート交換用トランクは
、例えば、各端末からのデータをシリアルに書き込みこ
れを読み出して多重処理を行ないまた逆の処理を行なっ
て分離処理を行なう通話路メモリと、この通話路メモリ
におけるデータの読み出し書き込み順序をしている制御
用メモリと、呼処理部からのビット交換情報に基づいて
通話路メモリにおけるデータの読み出し書き込み順序を
制御用メモリに書き込むプロセッサとを有して構成され
ている。

このような構成により、ビット単位にフレキシブルにサ
ブレート交換を行なえ、且つ、サブレート交換制御やソ
フト管理を比較的容易に行なえる。

しかし、このサブレート交換方式では、通話路メモリ、
制御用メモリといった数フレーム分のデータを蓄えるた
めのメモリを有し、通話路メモリの書き込み／読み出し
を行なうためのフレームカウンタといったハードウェア
が必要であり、さらに、このサブレート交換を行ないデ
ータの順序保存を守るために、フレーム保存を行なう必
要があり、少なくとも２フレ一ム分（１２５μ５ｅｃＸ
２）のデータ伝達遅延が生じてしまう。

本発明は、このような課題に鑑みなされたもので、より
簡素なハードウェア構成で、データ伝達遅延を１フレ一
ム以内に抑えながらサブレート交換を行なえるようにし
た方式を提供することを目的としている。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。

この第１図において、１は複数の低速データ端末、２は
これらの低速データ端末１からのデータを高速フォーマ
ットにおける所定ビット数からなるタイムスロットに挿
入して伝送するシステムの時分割ディジタル交換機、３
はこの時分割ディジタル交換機２に設けられたサブレー
ト交換用トランクで、このサブレート交換用トランク３
は、高速フォーマットに変換された複数の低速データか
ら有効ビットのみを抽出して、所定ビット数からなる１
チャネルのタイムスロット中に多重し、また逆の処理を
行なって分離するものである。

そして、このサブレート交換用トランク３は、■低速デ
ータ端末１側からのシリアルデータをｎビットのパラレ
ルデータに変換して出力するパラレルアウトプットシリ
アルシフトレジスタ４と、■このシフトレジスタ４から
のｎビットパラレル出力をラッチするラッチ回路５と、 ■このラッチ回路５からの出力を受けるｎビットシフト
レジスタ６と、 ■これらのシフトレジスタ４．ラッチ回路５およびシフ
トレジスタ６へ所要のタイミングクロックを供給するタ
イミングジェネレータ７とをそなえて構成されている。

［作　　用］ 上述の本発明のサブレート交換方式では、サブレート交
換用トランク３において、高速フォーマットに変換され
た複数の低速データから有効ビットのみが抽出されて所
定ビット数からなる１チャネルのタイムスロット中に多
重され、時分割ディジタル交換機２がその多重されたタ
イムスロットを対局へ伝送する一方、対局からの多重さ
れたタイムスロットは、サブレート交換用トランク３に
より上述とは逆の処理を行なって分離され、複数の低速
データ端末１へ転送されるので、所定ビット単位での交
換しかできない時分割ディジタル交換機において、サブ
レート交換を行なうことができる。

このとき、サブレート交換用トランク３においては、低
速データ端末１側からのシリアルデータの有効データが
、入ってくる順番にパラレルアウトプットシリアルシフ
トレジスタ４にてサンプリングされ、ｎビットのパラレ
ルデータに変換してラッチ回路５へ出力される。そして
、ラッチ回路５からの出力は、シフトレジスタ６へ送ら
れ、このシフトレジスタ６から、タイミングジェネレー
タ７のタイミングクロックに従フてシリアルに送り出さ
れる。このようにして、無効データ部分が取り除かれ、
有効データのみの圧縮された形に変更されてサブレート
交換の多重が行なわれる。

また、逆に、サブレート交換の分離に際しては、伸張す
べきデータの部分をタイミングジェネレータに設定して
タイミングクロックを発生させることで、圧縮されたデ
ータが、シフトレジスタ４゜ラッチ回路５およびシフト
レジスタ６により任意のタイミングでサンプリングされ
、そのデータを伸張することができる。

［実施例］ 以下、図面を参照して本発明の詳細な説明する。

第２図は本発明の一実施例に示すブロック図で、サブレ
ート交換方式の交換局を例示し、この第２図において、
ｌは複数の低速データ端末、２は時分割ディジタル交換
機（ネットワーク）、３はサブレート交換用トランク、
８はディジタルトランクである。ここで、各低速データ
端末からの低速データチャネルは、交換機２を介してサ
ブレート交換用トランク３に接続されており、このサブ
レート交換用トランク３では、各チャネルのデータを高
速フォーマットにおける８ビツトのタイムスロット中に
多重する。多重されたデータは、再び交換機２を経てデ
ィジタルトランク８に接続され、このディジタルトラン
ク８を経て伝送路信号に変換されて対局へ伝送される。

この場合のサブレート交換用トランク３の機能としては
、交換機２経出で接続されている複数の低速データ端末
１からのデータ中の有効データのみを取り出し、８ビツ
トからなる１チャネルのタイムスロットの中にこれらの
有効データのみを多重して、対局へ送信する。対局側で
は、逆にサブレート交換用トランク３によって、有効デ
ータのみを多重されてきた８ビツトのデータを、各対向
の低速データ端末１に対してビット単位で分離する。

この場合のシステムとしては、対局との間でＤチャネル
等の共通線信号方式によって、各低速データ端末ユの情
報１例えば通信速度等の情報やデータを多重しているビ
ット位置を通知し、この情報からサブレート交換用トラ
ンク３において、多重／分離を行なって、各低速データ
端末１相互間の通信を可能にする。

このサブレート交換用トランク３の構成をより詳細に説
明すると、第２図に示すように、サブレート交換用トラ
ンク３は、パラレルアウトプットシリアルシフトレジス
タ４．？！数個のフリップフロップ（ラッチ回路）５−
１〜５−ｎ、複数個の８ビットシフトレジスタ６−１〜
６−ｎおよびタイミングジェネレータ７を有して構成さ
れている。

パラレルアウトプットシリアルシフトレジスタ４は、低
速データ端末１側からのシリアルデータを８ビツトのパ
ラレルデータａ−ｈに変換して出力するものであり、各
は、シフトレジスタ４からの８ビツトパラレル出力をラ
ッチするものであり。

各シフトレジスタ６−１〜６−ｎは、それぞれフリップ
フロップ５−１〜５−ｎからの出力を受けるものであり
、タイミングジェネレータ７は、後述するごとく、ライ
ンプロセッサ９からの情報に基づいて、シフトレジスタ
４．フリップフロップ５−１〜５−ｎおよび、シフトレ
ジスタ６−１〜６−ｎへの所要のタイミングクロックＴ
ＣＩ〜ＴＣ６を作成・供給するものである。

上述のごとく構成されたサブレート交換用トランク３の
多重／分離動作を第３図に示すタイミングチャートに従
って説明する。

本実施例では、時分割ディジタル交換機２におけるダウ
ンハイウェイ（ＤＨＷ）からの、各低速データ端末１か
らのデータと対局からの多重化されたデータとからなる
、３２タイムスロツト８ビツトのデータ、即ち２５６ビ
ツトのシリアルデータは、パラレルアウトプットシリア
ルシフトレジスタ４に順次書き込まれてゆく。

まず、例として、ダウンハイウェイ（ＤＨＷ）から受信
した３２タイムスロツトのデータ列Ｌ１の中（７）ＴＳ
Ｏ（７）（ＡＯ，Ａｌ）と、ＴＳＩ（７）（ＢＯ。

Ｂｌ、Ｂ２．Ｂ３）と、ＴＳ２の（Ｃｏ、Ｃ１）とのデ
ータをＴＳ４に圧縮・多重してアップハイウェイ（ＵＨ
Ｗ）へ出力する手順を説明する。

データ列Ｌｌ中における圧縮すべきデータの存在するタ
イムスロット位置および圧縮すべきデータのタイムスロ
ット位置は、図示しない呼処理プロセッサ（ＣＰＲ）か
らラインプロセッサ（ＬＰＲ）９へ通知され、このライ
ンプロセッサ９は、圧縮すべきデータの部分および圧縮
すべきタイムスロットの位置をタイミングジェネレータ
７に設定することにより、このタイミングジェネレータ
７にて、タイミングクロックＴＣＩ、ＴＣ３，Ｔｅ３が
作成される。ＴＣｌは圧縮すべきデータ位置を示すもの
、Ｔｅ３は８個のデータが集まるタイミングを示すもの
、Ｔｅ３は８個のデータをタイムスロットＴＳ４へ多重
するためのタイミングを示すものである。

そして、タイミングクロックＴＣＩと、交換機内部のも
とのクロックＣＬＫとの論理積により。

タイミングクロックＴＣ２（データの打ち抜きタイミン
グ）を作成し、このタイミングクロックＴＣ２によって
パラレルアウトプットシリアルシフトレジスタ（Ｓ−＊
Ｐ１）４を動作させ、このシフトレジスタ４の８ビツト
のパラレルデータ出力ａ〜ｈを、タイミングクロックＴ
Ｃ３にてフリップフロップ（Ｆ／Ｆｍ）５−ｍにラッチ
した後、ラッチしたデータをシフトレジスタ（Ｐ→Ｓｍ
）６−ｍを用いてタイミングクロックＴＣ４でアンプハ
イウェイ（ＵＨＷ）へ送出する。

このようにして、データ（ＡＯ，ＡＩ、ＢＯ。

Ｂｌ、Ｂ２．Ｂ３．ＣＯ，Ｃ１）をタイムスロットＴＳ
４に圧縮することができる。

次に、サブレート交換のデータを分離（伸張）する手順
について説明する。例として、ダウンハイウェイ（ＤＨ
Ｗ）から受信した３２タイムスロツトのデータ列Ｌ１の
中のＴＳ３の（Ｄｏ、ＤＩ、ＥＯ，Ｅｌ、Ｂ２．Ｂ３．
ＦＯ，Ｆｌ）のうち、データ（ＤＯ９Ｄ１）をタイムス
ロットＴＳ５へ伸張してアップハイウェイ（ＵＨＷ）へ
送出する手順を説明する。

データ列Ｌｌ中における伸張すべきデータの存在するタ
イムスロット位置および伸張すべきタイムスロット位置
は、図示しない呼処理プロセッサ（ＣＰＲ）からライン
プロセッサ（ＬＰＲ）９へ通知され、このラインプロセ
ッサ９は、伸張すべきデータの部分および伸張すべきタ
イムスロットの位置をタイミングジェネレータフに設定
することにより、このタイミングジェネレータ７にて、
タイミングクロックＴＣＩ、ＴＣ５，Ｔｅ３が作成され
る。ＴＣＩは伸張すべきデータ位置を示すもの、Ｔｅ３
はデータ先頭のタイミングを示すもの、Ｔｅ３は分離す
べきデータのタイミング（ここではＤｏ、Ｄｉの位置）
を示すものである。

そして、タイミングクロックＴＣ１と、交換機内部のも
とのクロックＣＬＫとの論理積により、タイミングクロ
ックＴＣ２（データの打ち抜きタイミング）を作成し、
このタイミングクロックＴＣ２によってパラレルアウト
プットシリアルシフトレジスタ４を動作させ、このシフ
トレジスタ４の８ビツトのパラレルデータ出力ａ　＝　
ｈを、タイミングクロックＴＣ５にてフリップフロップ
（Ｆ／Ｆｎ）５−ｎにラッチした後、ラッチしたデータ
をシフトレジスタ（Ｐ−＋５ｎ）６−ｎを用いてタイミ
ングクロックＴＣ６でアップハイウェイ（ＵＨＷ）へ送
出する。

このようにして、データ（Ｄｏ、Ｄｉ）をタイムスロッ
トＴＳ５に伸張することができる。以降、データ（ＥＯ
，Ｅｌ、Ｅ２．Ｅ３）や（ＦＯ，Ｆｌ）の伸張も同様に
して行なわれる。

以上のようにして、本実施例によれば、有効データが、
入ってくる順にサンプリングされ無効データ部分を取り
除かれて、有効データのみが圧縮された形でサブレート
交換の多重が行なわれる一方、圧縮されたデータを任意
のタイミングでサンプリングしてデータ伸張することで
データの分離が行なわれ、データ伝達遅延を１フレ一ム
以内に抑えることができ、ハードウェア構成もシフトレ
ジスタ４．６−１〜６−ｎやフリップフロップ５−１〜
５−ｎにて容易・簡素に実現することができる。

［発明の効果コ 以上詳述したように、本発明のサブレート交換方式によ
れば、時分割ディジタル交換機に設けたサブレート交換
用トランクにおいて、パラレルアウトプットシリアルシ
フトレジスタ、ラッチ回路。

シフトレジスタおよびタイミングジェネレータを用いて
、有効データを入ってくる順にサンプリングし無効デー
タ部分を取り除くこと↓こより、有効データのみの圧縮
された形に変更してサブレート交換の多重を行なう一方
、サブレート交換の分離を、圧縮されたデータを任意の
タイミングでサンプリングしデータ伸張することにより
行なうように構成したので、極めて簡素なハードウェア
構成で、データ伝達遅延を１フレ一ム以内に抑えながら
、回線使用効率のよいサブレート交換を実現できる効果
がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示すブロック図、第３図は
本実施例の動作を説明するためのタイミングチャート、 第４図は従来の交換方式の多重化構成を概念的に示す図
、 第５図（ａ）〜（ｅ）は従来の交換方式の各チャネルの
ビット構成を示す図である。 図において、 １は低速データ端末。 ２は時分割ディジタル交換機、 ３はサブレート交換用トランク、 ４はパラレルアウトプットシリアルシフトレジスタ。 ５はラッチ回路。 ５−１〜５−ｎはフリップフロップ（ラッチ回路）、６
はシフトレジスタ、 ６−１〜６−ｎは８ビツトシフトレジスタ、７はタイミ
ングジェネレータ、 ８はディジタルトランク、 ９はラインプロセッサである。

Claims (1)

1. 【特許請求の範囲】 複数の低速データ端末（１）からのデータを高速フォー
   マットにおける所定ビット数からなるタイムスロットに
   挿入して伝送するシステムの時分割ディジタル交換機（
   ２）に、 該高速フォーマットに変換された複数の低速データから
   有効ビットのみを抽出して該所定ビット数からなる１チ
   ャネルのタイムスロット中に多重し、また逆の処理を行
   なって分離するサブレート交換用トランク（３）が設け
   られ、 該サブレート交換用トランク（３）が、 該低速データ端末（１）側からのシリアルデータをｎビ
   ットのパラレルデータに変換して出力するパラレルアウ
   トプットシリアルシフトレジスタ（４）該パラレルアウ
   トプットシリアルシフトレジスタ（４）からのｎビット
   パラレル出力をラッチするラッチ回路（５，５−１〜５
   −ｎ）と、 該ラッチ回路（５，５−１〜５−ｎ）からの出力を受け
   るｎビットシフトレジスタ（６，６−１〜６−ｎ）とを
   そなえるとともに、 該パラレルアウトプットシリアルシフトレジスタ（４）
   、該ラッチ回路（５，５−１〜５−ｎ）および該シフト
   レジスタ（６，６−１〜６−ｎ）へ所要のタイミングク
   ロックを供給するタイミングジェネレータ（７）をそな
   えて構成されたことを 特徴とする、サブレート交換方式。