JPH04151843A - Icチップのボンディング方法 - Google Patents

Icチップのボンディング方法

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JPH04151843A
JPH04151843A JP27528090A JP27528090A JPH04151843A JP H04151843 A JPH04151843 A JP H04151843A JP 27528090 A JP27528090 A JP 27528090A JP 27528090 A JP27528090 A JP 27528090A JP H04151843 A JPH04151843 A JP H04151843A
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JP
Japan
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bonding
chip
electrode
bump electrode
bump
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JP27528090A
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English (en)
Inventor
Michihiko Onozaki
小野崎 通彦
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Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
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Publication date
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/1147Manufacturing methods using a lift-off mask

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  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野コ この発明は、ICチップのボンデイ 関する。
ング方法に [従来の技術] 従来、ICチップを基板に搭載する場合には、予めIC
チップの一面に多数配列されたパッド電極にバンプ電極
を形成し、このバンプ電極を基板の表面に設けられた接
続電極上に対応させて配置し、この状態でフリップチッ
プ方式によりバンプ電極を溶融させて、−度にICチッ
プの各バンプ電極を基板の各接続電極に接合している。
この場合、バンプ電極は一般に軟質の導電材料、例えば
Pb−3nなどの半田のみで形成した構造のものが採用
されている。
[発明が解決しようとする課題] このようなICチップの接合構造では、バンプ電極が半
田のみで形成されていると、熱圧着のときにバンプ電極
が溶融して押し潰されるため、バンプ電極の高さを確保
することができない。このため、冷熱衝撃試験などを行
うと、ICチップと基板の熱膨張係数の差によって両者
の変位量に差が生じ、この変位量の差に応じてバンプ電
極に歪が発生する。例えば、ICチップと基板を加熱し
た際、基板に対してICチップが相対的に膨張すると、
両者間に大きな変位量の差か生じ、この変位量の差が押
し潰されたバンプ電極に集中するため、バンプ電極がそ
の応力に耐えきれず、バンプ電極にクラックが発生した
り、バンプ電極が破壊されたりするという問題がある。
この発明の目的は、接合時にバンプ電極が押し潰されず
に、接合部分の高さを十分に確保でき、接合後における
熱膨張係数の差によって生じる変位量の差を吸収するこ
とのできるICチップのボンディング方法を提供するこ
とである。
[課題を解決するための手段] この発明は」二連した目的を達成するために、丁Cチッ
プのパッド電極および基板の接続電極にそれぞれバンプ
電極を設け、両バンプ電極の少なくとも一方にバンプ電
極より融点が低い材料の接合層を設け、実質的に接合層
のみを溶融させて両バンプ電極を接合することである。
[作用] この発明の作用は次の通りである。
ICチップのパッド電極と基板の接続電極に設けられた
両バンプ電極を接合する際には、接合層がバンプ電極よ
り融点の低い材料であるから、接合層のみが実質的に溶
融して両バンプ電極を接合する。このため、従来のよう
にバンプ電極が溶融して押し潰されることがないので、
接合部分の高さを十分に確保することができる。しかも
、両バンプ電極を接合した状態では、ICチップと基板
の両者に熱膨張係数の差によって変位量に差が生じても
、接合部分が高いので、変位量の差によって生じる応力
が接合部分の高さ方向に分散され、接合部分が変位量の
差に応じて変形して変位量の差を吸収する。
[実施例] 以下、第1図〜第5図を参照して、この発明の詳細な説
明する。
第1図はICチップを基板に接合する前の状態を示す。
この図において、1はICチップであり、2は基板であ
る。ICチップ1の下面における周辺部分には、パッド
電極3が所定間隔で多数設けられている。このパッド電
極3はA]などの金属よりなり、その下面には図示しな
いバリア層や接着層などを介してバンプ電極4が設けら
れている。
このバンプ電極4は融点の高い導電材料、例えばCu、
T j、Cr、W、Mo、N1、およびこれらの合金な
どよりなり、その下面には接合層5が設けられている。
この接合層5はバンプ電極4より融点の低い軟質の導電
材料、例えばPb、Sn、Zn、I n、Pb−3nな
どよりなり、バンプ電極4よりも薄い膜厚で形成されて
いる。一方、基板2の上面にはCu、A]などの金属膜
よりなる接続電極6が所定形状に形成されており、この
接続電極6上にバンプ電極7がICチップlのバンプ電
極4と対応して設けられている。このバンプ電極7はI
Cチップ1のバンプ電極4と同じ材料でほぼ同じ大きさ
に形成されている。
次に、第3図および第4図を参照して、上述した各バン
プ電極4.7および接合層5を形成する場合について説
明する。まず、第3図に示すように、パッド電極3が設
けられたICチップ1を」1下反転し、その上面にレジ
スト8を塗布する。このレジスト8をフォトリソグラフ
ィ法により不要な部分を除去して、パッド電極3と対応
する箇所のバンプ形成領域にコンタクトホール9を形成
する。このコンタクトホール9の深さはバンプ電極4と
接合層5を積層した厚さとほぼ等しく形成される。そし
て、電解メツキにより、コンタクトホール9内にバンプ
電極4を形成するとともに、このバンプ電極4上に接合
層5を形成する。なお、この後は、レジスト8を除去し
て、ICチップ1を上下反転させれば、第1図に示すバ
ンプ電極4および接合層5が形成されたICチップ1が
得られる。
また、基板2にバンプ電極7を形成する場合には、第4
図に示すように、基板2上に接続電極6を形成した」二
、これらの上面にレジスト1oを塗布して上述と同様に
パターニングし、接続電極6上のバンプ形成領域にコン
タクトホール]1を形成する。そして、電解メツキによ
りコンタクトホール11内にバンプ電極7を形成する。
最後に、レジスト10を除去すれば、第1図に示すバン
プ電極7が接続電極6上に設けられた基板2が得られる
次に、第2図を参照して、ICチップ1と基板2を接合
する場合について説明する。この場合には、ICチップ
1のバンプ電極4に設けられた接合層5を基板2のバン
プ電極7上に対応させて配置し、この状態で両者を熱圧
着する。このときの加熱温度は接合層5の融点より高く
両バンプ電極4.7の融点よりも低い温度に設定する。
これにより、実質的に接合層5のみを溶融して両者のバ
ンプ電極4.7を接合する。したがって、バンプ電極4
.7は熱圧着時に押し潰されることがないので、接合部
分の高さを十分に確保することができる。また、熱圧着
時には接合層5が溶融するが、接合層5はバンプ電極4
.7に比べて厚さが薄いので、流れだす量が少なく、バ
ンプ電極4.7の外周面に多少流れだしたとしてもバン
プ電極4.7からICチップ1や基板2の表面に流れだ
して接合層5が隣接するバンプ電極4.7を短絡するこ
とはない。このため、接続信頼性が高く、バンプ電極4
.7の配列間隔が微細なピッチのものにも適用すること
ができる。
また、このようにICチップ1と基板2が接合された場
合には、冷熱衝撃試験などを行ってICチップ1と基板
2の熱膨張係数の差によって両者の変位量に差が生じて
も、バンプ電極4.7の接合部分が十分に高いため、変
位量の差によって生じた応力が接合部分の高さ方向に分
散され、接合部分が変位量の差に応じて変形し、ICチ
ップlと基板2の変位量の差を吸収する。このため、バ
ンプ電極4.7にクラックなどが発生せず、バンプ電極
4.7が破壊されることがなく、TCチップlと基板2
の接合を確保することができる。
なお、この発明は上述した実施例に限定されるものでは
ない。例えば、第5図に示すように、予め基板2のバン
プ電極7上に接合層5を設け、この接合層5にICチッ
プ1のバンプ電極4を接合するようにしても良い。また
、図示はしないが、JCチップJのバンプ電極4上面と
基板2のバンプ電極」二面の両方に接合層5を設ける構
造とすることも可能である。
[発明の効果コ 以上詳細に説明したように、この発明によれば、ICチ
ップのパッド電極および基板の接続電極に設けられた両
バンプ電極の少なくとも一方に、このバンプ電極より融
点が低い材料の接合層を設け、実質的に接合層のみを溶
融させて両バンプ電極を接合するので、接合時にバンプ
電極が押し潰されることがなく、接合部分の高さを十分
に確保することができ、しかも接合後には接合部分が高
いので、熱膨張係数の差によって生じる変位量の差を接
合部分で吸収することができ、バンプ電極にクラックが
発生したり、バンプ電極が破壊されたりすることがなく
、両者の接合を確保することができる。
【図面の簡単な説明】
第1図〜第5図はこの発明の実施例を示し、第1図はI
Cチップを基板に接合する前の状態の断面図、第2図は
接合した状態の断面図、第3図はICチップにバンプ電
極および接合層を形成する状態の断面図、第4図は基板
にバンプ電極を形成する状態の断面図、第5図は他の実
施例を示す断面図である。 1・・・・・ICチップ、2・・・・・・基板、3・・
・・・パッド電極、4.7・・・・・・バンプ電極、5
・・・・・・接合層、6・・・・・・接続電極。

Claims (1)

    【特許請求の範囲】
  1. ICチップのパッド電極および基板の接続電極にそれぞ
    れバンプ電極を設け、両バンプ電極の少なくとも一方に
    前記バンプ電極より融点が低い材料の接合層を設け、実
    質的に前記接合層のみを溶融させて両バンプ電極を接合
    することを特徴とするICチップのボンディング方法。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0878474A (ja) * 1994-08-31 1996-03-22 Nec Corp 基板の接続構造及びその接続方法
JPH08213425A (ja) * 1995-02-03 1996-08-20 Matsushita Electron Corp 半導体装置およびその製造方法
WO1999034435A1 (en) * 1997-12-25 1999-07-08 Hitachi, Ltd. Circuit board, manufacture thereof, and electronic device using circuit board
US6365500B1 (en) * 1994-05-06 2002-04-02 Industrial Technology Research Institute Composite bump bonding
WO2003003444A3 (de) * 2001-06-26 2003-07-31 Pac Tech Gmbh Verfahren zur herstellung einer substratanordnung
CN103201835A (zh) * 2010-07-08 2013-07-10 德塞拉股份有限公司 具有双重或多重蚀刻倒装芯片连接体的微电子封装和相应的制造方法
CN103703541A (zh) * 2011-07-21 2014-04-02 国际商业机器公司 测试倒装芯片组合件背景中的集成电路的技术和结构
US9397063B2 (en) 2010-07-27 2016-07-19 Tessera, Inc. Microelectronic packages with nanoparticle joining
US9496236B2 (en) 2010-12-10 2016-11-15 Tessera, Inc. Interconnect structure
US9633971B2 (en) 2015-07-10 2017-04-25 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US10535626B2 (en) 2015-07-10 2020-01-14 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US11973056B2 (en) 2016-10-27 2024-04-30 Adeia Semiconductor Technologies Llc Methods for low temperature bonding using nanoparticles

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365500B1 (en) * 1994-05-06 2002-04-02 Industrial Technology Research Institute Composite bump bonding
JPH0878474A (ja) * 1994-08-31 1996-03-22 Nec Corp 基板の接続構造及びその接続方法
JPH08213425A (ja) * 1995-02-03 1996-08-20 Matsushita Electron Corp 半導体装置およびその製造方法
WO1999034435A1 (en) * 1997-12-25 1999-07-08 Hitachi, Ltd. Circuit board, manufacture thereof, and electronic device using circuit board
WO2003003444A3 (de) * 2001-06-26 2003-07-31 Pac Tech Gmbh Verfahren zur herstellung einer substratanordnung
US6955943B2 (en) 2001-06-26 2005-10-18 Pac Tech-Packaging Technologies Gmbh Method for producing a substrate arrangement
GB2382224B (en) * 2001-06-26 2006-02-22 Pac Tech Gmbh Method for producing a substrate arrangement
CN103201835A (zh) * 2010-07-08 2013-07-10 德塞拉股份有限公司 具有双重或多重蚀刻倒装芯片连接体的微电子封装和相应的制造方法
JP2013534060A (ja) * 2010-07-08 2013-08-29 テッセラ,インコーポレイテッド 2重エッチングフリップチップコネクタ又は多重エッチングフリップチップコネクタを有する超小型電子パッケージ及び対応する製造方法
JP2017022408A (ja) * 2010-07-08 2017-01-26 テッセラ,インコーポレイテッド 2重エッチングフリップチップコネクタ又は多重エッチングフリップチップコネクタを有する超小型電子パッケージ及び対応する製造方法
US9397063B2 (en) 2010-07-27 2016-07-19 Tessera, Inc. Microelectronic packages with nanoparticle joining
US9496236B2 (en) 2010-12-10 2016-11-15 Tessera, Inc. Interconnect structure
CN103703541A (zh) * 2011-07-21 2014-04-02 国际商业机器公司 测试倒装芯片组合件背景中的集成电路的技术和结构
US9633971B2 (en) 2015-07-10 2017-04-25 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9818713B2 (en) 2015-07-10 2017-11-14 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US10535626B2 (en) 2015-07-10 2020-01-14 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US10892246B2 (en) 2015-07-10 2021-01-12 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US11710718B2 (en) 2015-07-10 2023-07-25 Adeia Semiconductor Technologies Llc Structures and methods for low temperature bonding using nanoparticles
US11973056B2 (en) 2016-10-27 2024-04-30 Adeia Semiconductor Technologies Llc Methods for low temperature bonding using nanoparticles
US12027487B2 (en) 2016-10-27 2024-07-02 Adeia Semiconductor Technologies Llc Structures for low temperature bonding using nanoparticles

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