JPH04148537A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH04148537A
JPH04148537A JP27386190A JP27386190A JPH04148537A JP H04148537 A JPH04148537 A JP H04148537A JP 27386190 A JP27386190 A JP 27386190A JP 27386190 A JP27386190 A JP 27386190A JP H04148537 A JPH04148537 A JP H04148537A
Authority
JP
Japan
Prior art keywords
pads
grid points
semiconductor chip
semiconductor chips
standardized
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP27386190A
Other languages
English (en)
Inventor
Masaru Yamamoto
勝 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP27386190A priority Critical patent/JPH04148537A/ja
Publication of JPH04148537A publication Critical patent/JPH04148537A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にボンディング用パッド
の配置に関する。
〔従来の技術〕
従来の半導体装置は、半導体チップの周縁部の内側近傍
に設けたパッドの配置が、半導体チップの一辺の中に設
けたパッドについては等間隔で配置されることもあった
が、隣接する辺に設けたパッドの位置の相互関係につい
ては、全く考慮されなかった。
〔発明が解決しようとする課題〕
上述した従来の半導体装置は、パッドの配置がとなり合
せの辺の座標の相対位置を考慮しない為、ＬＳＩ全体の
マスク設計が完了するまでパッドの座標が決定されず、
これによりプローブカードの設計作製開始が遅れて、プ
ローブカード設計作製の期間が長くかかる場合、ＬＳＩ
の評価試験が遅れてＬＳＩ全体の開発期間がプローブカ
ード作製期間の影響を受けて長くなるという欠点がある
。
また、チップサイズが少しでも異なる場合は共用化でき
ないという欠点がある。
〔課題を解決するための手段〕
本発明の半導体装置は、半導体チップ上に配列した設け
たボンディング用パッドを有する半導体装置において、
前記パッドが縦軸上及び横軸上に同一ピッチで規格化し
た格子点上に配置されて構成される。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図（ａ）、（ｂ）は本発明の第１の実施例を示す第
１及び第２の半導体チップのレイアウト図である。
第１図（ａ）、（ｂ）に示すように、異なるチップサイ
ズの半導体チップ１，２の夫々に同一のピッチＰで規格
化された格子点を仮想的に設け、半導体チップ１，２の
周縁部の近傍に半導体チップの外周に沿って格子点上に
パッド３を配列して設ける。
第２図は本発明の第２の実施例を示す半導体チップのレ
イアウト図である。
第２図に示すように半導体チップ４の周縁部近傍の格子
点にパッド３を設け、半導体チップ４の内側領域にＣＰ
　Ｕ　（ｃｅｎｔｒａｌ　ｐｒｏｃｅｓｓｉｎｇ　ｕｎ
ｉｔ）やメモリ等の機能ブロック５と、機能ブロック５
の周囲の格子点上にパッド６を設けている。
〔発明の効果〕
以上説明したように本発明は、パッド配置を同一ピッチ
で規格化した格子点に設けることにより以下の効果を有
する。
（Ａ）パッド配置がＬＳＩに搭載する機能の概要が決ま
った時点で予想できる為、早期にプローブカードを設計
、作製可能である。
（Ｂ）パッド配置が、チップサイズによらず決定される
為、あらかじめ有限個のプローブカードを準備すること
により、あらゆるチップサイズのＬＳＩに対し、配線の
変更のみで対応可能である。
（Ｃ）各パッドの座標が規格化された格子点上にある為
、パッド座標のデータの作製・確認が容易である。
【図面の簡単な説明】
第１図（ａ）、（ｂ）は本発明の第１の実施例を示す第
１及び第２の半導体チップのレイアウト図、第２図は本
発明の第２の実施例を示す半導体チップのレイアウト図
である。 １．２・・・半導体チップ、３・・・パッド、４・・・
半導体チップ、５・・・機能ブロック、６・・・パッド
、Ｐ・・・ピッチ。

Claims (1)

  1. 【特許請求の範囲】 １、半導体チップ上に配列して設けたボンディング用パ
    ッドを有する半導体装置において、前記パッドが縦軸上
    及び横軸上に同一ピッチで規格化した格子点上に配置さ
    れていることを特徴とする半導体装置。 ２、パッドが半導体チップの周縁部の内側近傍及び内部
    領域に設けた機能ブロックの周囲の格子点上に配置され
    ている請求項１記載の半導体装置。
JP27386190A 1990-10-12 1990-10-12 半導体装置 Pending JPH04148537A (ja)

Priority Applications (1)

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JP27386190A JPH04148537A (ja) 1990-10-12 1990-10-12 半導体装置

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JP27386190A JPH04148537A (ja) 1990-10-12 1990-10-12 半導体装置

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Publication Number Publication Date
JPH04148537A true JPH04148537A (ja) 1992-05-21

Family

ID=17533580

Family Applications (1)

Application Number Title Priority Date Filing Date
JP27386190A Pending JPH04148537A (ja) 1990-10-12 1990-10-12 半導体装置

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JP (1) JPH04148537A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6927491B1 (en) * 1998-12-04 2005-08-09 Nec Corporation Back electrode type electronic part and electronic assembly with the same mounted on printed circuit board

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6927491B1 (en) * 1998-12-04 2005-08-09 Nec Corporation Back electrode type electronic part and electronic assembly with the same mounted on printed circuit board

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