JPH04133144A

JPH04133144A - 情報処理装置

Info

Publication number: JPH04133144A
Application number: JP25565290A
Authority: JP
Inventors: Toshio Mitsusaka; 敏夫三坂; Satoru Morino; 森野　悟
Original assignee: NEC Corp; NEC Engineering Ltd
Current assignee: NEC Corp; NEC Engineering Ltd
Priority date: 1990-09-26
Filing date: 1990-09-26
Publication date: 1992-05-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、情報処理装置に関し、特に主記憶装置に対す
るメモリ・アクセス・インタフェースを行なう情報処理
装置に関する。

［従来の技術］従来、第２図に示すように、情報処理装置における、主
記憶装置５７に対するメモリ・アクセスやインタフェー
スは、基本処理装置５４および複数の入出力装置５１〜
５４に共通なメモリ制御バス・インタフェースとなって
いた。なお、基本処理装置５４．入出力装置５１〜５４
はＩ１０制御バス・インタフェース５５に接続される。

主記憶装置５７は主記憶制御部６３と主記憶部５８〜６
２から構成される。

［発明が解決しようとする課題］上述した従来の情報処理装置では、基本処理装置および
複数の入出力装置のうち、複数の装置がメモリ・アクセ
スを要求しても、そのうちの一つの装置しかメモリ・ア
クセスを実行することが許されず、他の装置は、メモリ
・アクセス権が獲得できるまで、すなわち前記メモリ制
御バス・インタフェースの使用権を獲得できるまで、待
たなければならず、情報処理装置の基本機能である、入
出力装置と主記憶装置との間のデータ転送処理と、基本
処理装置と主記憶装置との間のデータ転送処理において
、入出力装置と基本処理装置とがアクセスしようとして
いるメモリ番地が違っていても、同時に実行できず、情
報処理装置の処理性能の向上のさまたげとなる欠点があ
る。

口課題を解決するための手段］本発明の情報処理装置は、複数個のバンクに分割された
システムメモリ空間と、前記バンクごとに、基本処理装
置からのメモリ・アクセス・インタフェース信号群であ
る第１インタフェースを入力する第１のポートと、入出
力装置がらのメモリ・アクセス・インタフェース信号群
である第２インタフェースを入力する第２のポートとを
持ち、前記第１のポートおよび第２のポートがらのメモ
リ・アクセス要求に対し、メモリ・アドレスがあらかじ
め設定されたバンク・アドレスと一致した場合に、真の
メモリ・アクセス要求と判断し、第１のポートおよび第
２のポート間でのメモリＯアクセス権の調停を行ない、
メモリ・アクセス権を獲得したポートからの久方信号群
に従って制御部インタフェース信号群を生成し、かつ前
記第１のポート、第２のポートそれぞれについてメモリ
働アクセス権を獲得していることを示す第１のアクセス
・タイミング信号および第２のアクセス・タイミング信
号をメモリ・データ入出力部へ出力するメモリ・アクセ
ス要求インタフェース部と、入力される前記制御部イン
タフェース信号群に従ってメモリ素子部に対するアクセ
ス制御信号群を生成し、かつメモリのデータ入出力部に
対し、入出力制御信号を出力するメモリ・アクセス制御
部と、前記アクセス制御信号群を入力され、複数個のメ
モリ素子から構成されるメモリ素子部と、前記メモリ素
子部と前記基本処理装置との間のデータの読み出しおよ
び書き込みに際し、前記第１のアクセス・タイミング信
号および前記入出力制御信号によりデータ入出力が制御
される第１の入出力部、前記メモリ素子部と前記入出力
装置との間のデータの読み出しおよび書き込みに際し、
前記第２のアクセス・タイミング信号および前記入出力
制御信号によりデータ入出力が制御される第２の入出力
部から構成されるメモリ拳データ入出力部とを具備し、
基本処理装置および入出力装置からのメモリ・アクセス
・インタフェース信号群である第１インタフェースおよ
び第２インタフェースをそれぞれ前記各メモリ・アクセ
ス要求インタフェース部の第１のポートおよび第２のポ
ートに共通に接続し、基本処理装置の第１データバスお
よび入出力装置の第２データバスを前記メモリΦデータ
入出力部の各々の第１の入出力部および第２の入出力部
に共通に接続して構成されることを特徴とする。

［実施例］次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

この実施例の情報処理装置のシステムメモリ空間は、１
６ＭＢ（メガ・バイト）であり、１８ＭＢのシステムメ
モリ空間は、メモリ容量ＩＭＥ単位に１６個のバンク（
Ｏ番バンク〜Ｆ番バンク）に分割されている。第１図で
は、０番バンク、１番バンク、Ｆ番バンクについての各
構成ブロックについて示されており、２番バンク〜Ｅ番
バンクについての各構成ブロックは、他と同一構成ブロ
ックのため省略しである。

メモリ・アクセス要求インタフェース部１゜２．１６は
、それぞれ０番バンク、１番バンク。

Ｆ番バンクに対応しており、メモリ・アクセス要求イン
タフェース部１，２．１６のそれぞれの第１ポートおよ
び第２ポートには、基本処理装置３のメモリ・アクセス
・インタフェース信号群である第１インタフェース４お
よび入出力装置５，６のメモリ・アクセス・インタフェ
ース信号群である第２インタフェース７がそれぞれ共通
に接続される。

メモリΦアクセス制御部１１，１２，１１６はそれぞれ
、入力される制御部インタフェース信号群８．９．１０
に従って、メモリ素子部２１，２２．２１８に対しアク
セス制御信号群１７，１８゜１９を出力する。

メモリ・データ入出力部３１，３２，３１６は、それぞ
れ、第１人出力部１３，１４，１５および第２人出力部
２３，２４．２５とから構成される。第１人出力部１３
，１４．１５は、基本処理装置３のデータバスである第
１バス２６と共通に接続されており、メモリ素子部２１
，２２．２１６と基本処理装置３との間のデータ入出力
を実行し、第２人出力部２３，２４．２５は、入出力装
置５，６のデータバスである第２バス２７と共通に接続
されており、メモリ素子部２Ｌ　２２゜２１６と入出力
装置５，６との間のデータ入出力を実行する。

メモリ・アクセス制御部１１，１２，１１Ｅｆからは、
メモリ・データ入出力部３１，３２．３１６に対しそれ
ぞれ、データの入出力を制御する入出力制御信号２８，
２９．３０が出力され、メモリ拳アクセス要求インタフ
ェース部１，２．１６からは、メモリ・データ入出力部
３１，３２，３１６に対しそれぞれ、第１のポートおよ
び第２のポートのメモリ令アクセス権を示す、アクセス
・タイミング信号３３，３４，３５およびアクセス会タ
イミング信号３８．３７．３８が出力される。

次にこの実施例における動作についてさらに詳細に説明
する。

この実施例の情報処理装置のプログラムは、すべてＦ番
バンクに対応するメモリ空間に存在しており、入出力装
置５，６のデータ転送用メモリ空間は、０番バンクおよ
び１番バンクに対応したメモリ空間が割り付けられてい
る。

ここで、情報処理装置が実行する処理として、入出力装
置５からデータを読み込み、基本処理装置３がプログラ
ムに従って、読み込んだデータに対しデータ処理を実行
し、結果を入出力装置６に対し出力する処理を例にとる
と、動作を次のようになる。

第３図で示す動作タイミングチャートのように、まず、
入出力装置Ｓから読み込むデータ量をｎ　（ｎ＝２以上
の整数）分割し、最初の分割データＤ１を、入出力装置
Ｓの０番バンクに対応するメモリ・ライト・アクセスに
よって、メモリ素子部２１に読み込む。次に、基本処理
装置３は、０番バンクに対応するメモリ素子部２１から
データＤ１を読み出し、データ処理を実行するとともに
結果を０番バンクに対応するメモリ素子部２工に書き込
む。この間、入出力装置５からは、２番目の分割データ
Ｄ２が１番バンクに対応するメモリ素子２２に読み込ま
れる。次に、基本処理装置３は、１番バンクに対応する
メモリ素子２２からデータＤ２を読み出し、データ処理
を実行するとともに結果を１番バンクに対応するメモリ
素子２２に書き込む。この間、入出力装置５からは３番
目の分割データＤ３が０番バンクに対応するメモリ素子
部２１に読み込まれるとともに、入出力装置６に対し、
メモリ素子部２１のデータＤ１に対するデータ処理結果
が出力される。以上のようにして、０番バンクおよび１
番バンクに対応するメモリ素子部２１．２２を交互に基
本処理装置３のデータ処理用または入出力装置５，６の
データ読み込み、データ出力用としてのメモリ空間とし
て使用する。

［発明の効果コ以上説明したように本発明は、基本処理装置と主記憶装
置との間とデータ転送処理および入出力装置と主記憶装
置との間のデータ転送処理において、基本処理装置と主
記憶装置がメモリ・アクセスしようとしているメモリ番
地が、あらかじめ設定された異なったバンクにそれぞれ
対応するという条件の下で異なる場合、それぞれのメモ
リ轡アクセスを同時に実行することが可能となることに
より、従来の情報処理装置が、時間軸上直列にしか実行
できなかったメモリ・アクセス処理に対し、並行して複
数のメモリ・アクセス処理を実行することができ、情報
処理装置の処理性能を向上させる効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は従来
の情報処理装置における主記憶装置に対するメモリ・ア
クセス・インタフェースを示すブロック図、第３図は第
１図の実施例での動作を示すタイムチャートである。１．２．１６・・・メモリ・アクセス要求インタフェー
ス部、１１．１２，１１６・・・メモリ・アクセス制御
部、２１，２２，２１８・・・メモリ素子部、３・・・
基本処理装置、４・・・第１インタフェース、５．６・
・・入出力装置、７・・・第２インタフェース、８．９
．１０・・・制御部インタフェース信号群、１７．１８
，１９・・・アクセス制御信号群、３１゜３２．３１８
・・・メモリ・データ入出力部、１３゜１４．１５・・
・第１人出力部、２３，２４，２５・・・第２人出力部
、２６・・・第１バス、２７・・・第２バス％　３３，
３４，３５・・・アクセス・タイミング信号、３６，３
７，３８・・・アクセス拳タイミング信号、２８，２９
，３０・・・入出力制御信号、５１゜５２．５３・・・
入出力装置、５４・・・基本処理装置、５５・・・Ｉ１
０制御バス０インタフェース、５６・・・メモリ制御バ
ス・インタフェース、５７・・・主記憶装置、５８〜６
２・・・主記憶部、６３・・・主記憶制御部。

Claims

【特許請求の範囲】

複数個のバンクに分割されたシステムメモリ空間と、前
記バンクごとに、基本処理装置からのメモリ・アクセス
・インタフェース信号群である第１インタフェースを入
力する第１のポートと、入出力装置からのメモリ・アク
セス・インタフェース信号群である第２インタフェース
を入力する第２のポートとを持ち、前記第１のポートお
よび第２のポートからのメモリ・アクセス要求に対し、
メモリ・アドレスがあらかじめ設定されたバンク・アド
レスと一致した場合に、真のメモリ・アクセス要求と判
断し、第１のポートおよび第２のポート間でのメモリ・
アクセス権の調停を行ない、メモリ・アクセス権を獲得
したポートからの入力信号群に従って制御部インタフェ
ース信号群を生成し、かつ前記第１のポート、第２のポ
ートそれぞれについてメモリ・アクセス権を獲得してい
ることを示す第１のアクセス・タイミング信号および第
２のアクセス・タイミング信号をメモリ・データ入出力
部へ出力するメモリ・アクセス要求インタフェース部と
、入力される前記制御部インタフェース信号群に従って
メモリ素子部に対するアクセス制御信号群を生成し、か
つメモリ・データ入出力部に対し、入出力制御信号を出
力するメモリ・アクセス制御部と、前記アクセス制御信
号群を入力され、複数個のメモリ素子から構成されるメ
モリ素子部と、前記メモリ素子部と前記基本処理装置と
の間のデータの読み出しおよび書き込みに際し、前記第
１のアクセス・タイミング信号および前記入出力制御信
号によりデータ入出力が制御される第１の入出力部、前
記メモリ素子部と前記入出力装置との間のデータの読み
出しおよび書き込みに際し、前記第２のアクセス・タイ
ミング信号および前記入出力制御信号によりデータ入出
力が制御される第２の入出力部から構成されるメモリ・
データ入出力部とを具備し、基本処理装置および入出力
装置からのメモリ・アクセス・インタフェース信号群で
ある第１インタフェースおよび第２インタフェースをそ
れぞれ前記各メモリ・アクセス要求インタフェース部の
第１のポートおよび第２のポートに共通に接続し、基本
処理装置の第１データバスおよび入出力装置の第２デー
タバスを前記メモリ・データ入出力部の各々の第１の入
出力部および第２の入出力部に共通に接続して構成され
ることを特徴とする情報処理装置。