JPH04127613A - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JPH04127613A JPH04127613A JP2249502A JP24950290A JPH04127613A JP H04127613 A JPH04127613 A JP H04127613A JP 2249502 A JP2249502 A JP 2249502A JP 24950290 A JP24950290 A JP 24950290A JP H04127613 A JPH04127613 A JP H04127613A
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- 238000006243 chemical reaction Methods 0.000 title claims description 17
- 230000015556 catabolic process Effects 0.000 claims description 4
- 230000000694 effects Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000005611 electricity Effects 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＥＣＬ論理レベルをＴＴＬ論理レベルに変換するレベル
変換回路に関し、 レベル変換回路のクランプ回路を構成するトランジスタ
の動作速度あるいはクランプ電圧に影響を及ぼすことな
くその静電破壊を防止することを目的とし、 ＥＣＬレベルの入力信号を差動回路で入力し、その差動
回路の出力信号に基づいてオン・オフ動作する位相分割
トランジスタで出力段トランジスタを駆動してＴＴＬレ
ベルの出力信号を出力し、電源にコレクタを直接接続し
たトランジスタで該位相分割トランジスタのベース電位
を所定レベルにクランプするクランプ回路を構成したレ
ベル変換回路であって、前記トランジスタには該トラン
ジスタのコレクタ・エミッタ間の電位差をその耐圧以下
に抑制する保護素子を並列に接続して構成する。
変換回路に関し、 レベル変換回路のクランプ回路を構成するトランジスタ
の動作速度あるいはクランプ電圧に影響を及ぼすことな
くその静電破壊を防止することを目的とし、 ＥＣＬレベルの入力信号を差動回路で入力し、その差動
回路の出力信号に基づいてオン・オフ動作する位相分割
トランジスタで出力段トランジスタを駆動してＴＴＬレ
ベルの出力信号を出力し、電源にコレクタを直接接続し
たトランジスタで該位相分割トランジスタのベース電位
を所定レベルにクランプするクランプ回路を構成したレ
ベル変換回路であって、前記トランジスタには該トラン
ジスタのコレクタ・エミッタ間の電位差をその耐圧以下
に抑制する保護素子を並列に接続して構成する。
この発明はＥＣＬ論理レベルをＴＴＬ論理レベルに変換
するレベル変換回路に関するものである。
するレベル変換回路に関するものである。
近年の半導体集積回路ではその動作速度の高速化が益々
要請されているか、高速化に適したトランジスタは静電
気により破壊され易いため、静電破壊か起こりに＜＜、
かつ高速動作か可能な回路構成とする必要がある。
要請されているか、高速化に適したトランジスタは静電
気により破壊され易いため、静電破壊か起こりに＜＜、
かつ高速動作か可能な回路構成とする必要がある。
従来のレベル変換回路の一例を第４図に従って説明する
と、そのレベル変換回路はＥＣＬ入力回路４と、クラン
プ回路５と、出力バッファ回路６から構成され、ＥＣＬ
レベルの入力信号Ｖｉｎは差動回路を構成するトランジ
スタＴｒ１．丁ｒ２の一方のトランジスタＴｒｌのベー
スに入力され、（也方のトランジスタＴｒ２のベースに
は基準電圧ＶＢＢが入力されている。そして、両トラン
ジスタＴｒｉ、 Ｔｒ２のエミッタに接続されるトラ
ンジスタＴｒ３のベースにこのレベル変換回路を活性化
する活性化信号ＶＣ８か入力されている状態で、人力信
号電圧〜′ｉｎが基準電圧ＶＢＢより高くなるとトラン
ジスタＴｒ１がオンされて抵抗Ｒ１に流れる同トランジ
スタＴｒｉのコレクタ電流に基づいて位相分割トランジ
スタＴｒ４のベース電位か低下することにより同トラン
ジスタＴｒ４がオフされ、これに基づ′いて出力段トラ
ンジスタを構成するトランジスタＴｒ５． Ｔｒ６が
オンされて出力端子ＴｏからＴＴＬレベルのＨレベルの
出力信号Ｖ ｏｕｔが出力される。
と、そのレベル変換回路はＥＣＬ入力回路４と、クラン
プ回路５と、出力バッファ回路６から構成され、ＥＣＬ
レベルの入力信号Ｖｉｎは差動回路を構成するトランジ
スタＴｒ１．丁ｒ２の一方のトランジスタＴｒｌのベー
スに入力され、（也方のトランジスタＴｒ２のベースに
は基準電圧ＶＢＢが入力されている。そして、両トラン
ジスタＴｒｉ、 Ｔｒ２のエミッタに接続されるトラ
ンジスタＴｒ３のベースにこのレベル変換回路を活性化
する活性化信号ＶＣ８か入力されている状態で、人力信
号電圧〜′ｉｎが基準電圧ＶＢＢより高くなるとトラン
ジスタＴｒ１がオンされて抵抗Ｒ１に流れる同トランジ
スタＴｒｉのコレクタ電流に基づいて位相分割トランジ
スタＴｒ４のベース電位か低下することにより同トラン
ジスタＴｒ４がオフされ、これに基づ′いて出力段トラ
ンジスタを構成するトランジスタＴｒ５． Ｔｒ６が
オンされて出力端子ＴｏからＴＴＬレベルのＨレベルの
出力信号Ｖ ｏｕｔが出力される。
一方、入力信号電圧Ｖｉｎが基準電圧Ｖ［Ｂより低くな
るとトランジスタＴｒ２がオンされるとともにトランジ
スタＴｒｉがオフされ、これに基ついて位相分割トラン
ジスタＴｒ４がオンされて出力段トランジスタを構成す
るトランジスタＴｒ７がオンされることにより出力端子
ＴｏからＴＴＬレベルのＬレベルの出力信号Ｖｏｕｔか
出力される。
るとトランジスタＴｒ２がオンされるとともにトランジ
スタＴｒｉがオフされ、これに基ついて位相分割トラン
ジスタＴｒ４がオンされて出力段トランジスタを構成す
るトランジスタＴｒ７がオンされることにより出力端子
ＴｏからＴＴＬレベルのＬレベルの出力信号Ｖｏｕｔか
出力される。
トランジスタＴｒｉのコレクタに接続されるトランジス
タＴｒ８はトランジスタＴｒｌかオンされたときにのみ
オンしてトランジスタＴｒ４のベース電位が抵抗Ｒ６及
び２個のダイオードＤｉ、Ｄ２で設定される所定電圧以
下へ低下することを防止するクランプ回路を構成してい
る。
タＴｒ８はトランジスタＴｒｌかオンされたときにのみ
オンしてトランジスタＴｒ４のベース電位が抵抗Ｒ６及
び２個のダイオードＤｉ、Ｄ２で設定される所定電圧以
下へ低下することを防止するクランプ回路を構成してい
る。
上記のようなレベル変換回路を構成する各トランジスタ
はＮＰＮ接合におけるＰ型拡散領域の幅を薄くしてその
動作速度を向上させるように構成されており、このよう
な状況でクランプ回路を構成するトランジスタＴｒ８の
コレクタか電源Ｖｃｃを供給する配線に直接に接続され
ている。従って、その電源配線を介してトランジスタＴ
ｒ８のコレクタに静電気等による高電圧が印加されると
、同トランジスタＴｒ８が破壊されることがある。
はＮＰＮ接合におけるＰ型拡散領域の幅を薄くしてその
動作速度を向上させるように構成されており、このよう
な状況でクランプ回路を構成するトランジスタＴｒ８の
コレクタか電源Ｖｃｃを供給する配線に直接に接続され
ている。従って、その電源配線を介してトランジスタＴ
ｒ８のコレクタに静電気等による高電圧が印加されると
、同トランジスタＴｒ８が破壊されることがある。
この発明の目的は、レベル変換回路のクランプ回路を構
成するトランジスタの動作速度あるいはクランプ電圧に
影響を及ぼすことなくその静電破壊を防止することにあ
る。
成するトランジスタの動作速度あるいはクランプ電圧に
影響を及ぼすことなくその静電破壊を防止することにあ
る。
第１図は本発明の原理説明図である。すなわち、ＥＣＬ
レベルの人力信号Ｖｉｎを差動回路１で人力し、その差
動回路１の出力信号に基づいてオン・オフ動作する位相
分割トランジスタＴｒ４で出力段トランジスタ２を駆動
してＴＴＬレベルの出力信号Ｖｏｕｔを出力し、電源Ｖ
ｃｃにコレクタを直接接続したトランジスタＴｒ８で該
位相分割トランジスタのベース電位を所定レベルにクラ
ンプするクランプ回路を構成したレベル変換回路で、前
記トランジスタＴｒ８には該トランジスタＴｒ８のコレ
クタ・エミッタ間の電位差をその耐圧以下に抑制する保
護素子３を並列に接続している。
レベルの人力信号Ｖｉｎを差動回路１で人力し、その差
動回路１の出力信号に基づいてオン・オフ動作する位相
分割トランジスタＴｒ４で出力段トランジスタ２を駆動
してＴＴＬレベルの出力信号Ｖｏｕｔを出力し、電源Ｖ
ｃｃにコレクタを直接接続したトランジスタＴｒ８で該
位相分割トランジスタのベース電位を所定レベルにクラ
ンプするクランプ回路を構成したレベル変換回路で、前
記トランジスタＴｒ８には該トランジスタＴｒ８のコレ
クタ・エミッタ間の電位差をその耐圧以下に抑制する保
護素子３を並列に接続している。
また、第２図に示すように前記保護素子は前記トランジ
スタＴｒ８のコレクタ・エミッタ間の耐圧より小さく、
該トランジスタＴｒ８によるクランプ電圧より大きな順
方向電圧降下を備えたタイオートＤｐで構成している。
スタＴｒ８のコレクタ・エミッタ間の耐圧より小さく、
該トランジスタＴｒ８によるクランプ電圧より大きな順
方向電圧降下を備えたタイオートＤｐで構成している。
電源Ｖｃｃを供給する電源配線に静電気等による高電圧
が印加されても保護素子３の動作によりトランジスタＴ
ｒ８のコレクタ・エミッタ間にはその耐圧を超えるよう
な高電圧が印加されることはない。
が印加されても保護素子３の動作によりトランジスタＴ
ｒ８のコレクタ・エミッタ間にはその耐圧を超えるよう
な高電圧が印加されることはない。
以下、この発明を具体化した一実施例を第２図に従って
説明する。なお、前記従来例と同一構成部分は同一符号
を付してその説明を省略する。
説明する。なお、前記従来例と同一構成部分は同一符号
を付してその説明を省略する。
第２図に示すレベル変換回路は前記従来例のレベル変換
回路に対し以下に示す構成か付加されている。すなわち
、クランプ回路を構成するトランジスタＴｒ８のコレク
タ・エミッタ間に直列接続された複数のダイオードＤｐ
が保護素子として並列に接続されている。そのダイオー
ドＤｐの個数はそれらの順方向電圧降下の和かトランジ
スタＴｒ８のコレクタ・エミッタ間の耐圧より小さくか
つトランジスタＴｒ８によるクランプ電圧より太き（な
るように設定されている。
回路に対し以下に示す構成か付加されている。すなわち
、クランプ回路を構成するトランジスタＴｒ８のコレク
タ・エミッタ間に直列接続された複数のダイオードＤｐ
が保護素子として並列に接続されている。そのダイオー
ドＤｐの個数はそれらの順方向電圧降下の和かトランジ
スタＴｒ８のコレクタ・エミッタ間の耐圧より小さくか
つトランジスタＴｒ８によるクランプ電圧より太き（な
るように設定されている。
さて、このように構成されたレベル変換回路のＥＣＬレ
ベル入力電圧Ｖｉｎによる動作は前記従来例と同様であ
る。そして、電１ｊｆｊ、ｖｃｃを供給する電源配線に
静電気等による瞬間的な高電圧か印加されても、その高
電圧はダイオードＤｐで降圧されながらトランジスタＴ
ｒ８のエミッタに印加されるため、同トランジスタＴｒ
８のコレクタ・エミッタ間にその高電圧か印加されるこ
とはない。従って、トランジスタＴｒ８の静電破壊が防
止される。また、通常の電源電圧Ｖｃｃに対しては各タ
イオートＤｐは不導通となってトランジスタＴｒ８によ
るクランプ電圧には何ら影響しない。
ベル入力電圧Ｖｉｎによる動作は前記従来例と同様であ
る。そして、電１ｊｆｊ、ｖｃｃを供給する電源配線に
静電気等による瞬間的な高電圧か印加されても、その高
電圧はダイオードＤｐで降圧されながらトランジスタＴ
ｒ８のエミッタに印加されるため、同トランジスタＴｒ
８のコレクタ・エミッタ間にその高電圧か印加されるこ
とはない。従って、トランジスタＴｒ８の静電破壊が防
止される。また、通常の電源電圧Ｖｃｃに対しては各タ
イオートＤｐは不導通となってトランジスタＴｒ８によ
るクランプ電圧には何ら影響しない。
次に、この発明の別の実施例を第３図に従って説明する
。
。
この実施例は前記実施例にスリーステート制御ゲート７
を加えたものであり、その動作は同ゲート７に入力され
る制御信号ＳＧか基準電圧ＶＢＢより高いＨレベルの場
合には前記実施例と同様である。
を加えたものであり、その動作は同ゲート７に入力され
る制御信号ＳＧか基準電圧ＶＢＢより高いＨレベルの場
合には前記実施例と同様である。
また、制御信号ＳＧが基準電圧ＶＢＢより低いＬレベル
となると、トランジスタＴ「１０がオンされて抵抗Ｒ２
に電流か流れることによりトランジスタＴｒ５のベース
電位が低下してトランジスタＴ ｒ５゜Ｔｒ６はオフさ
れる。一方、トランジスタＴｒ４のコレクタ電位も低下
するため同トランジスタＴｒ４がオフされ、トランジス
タＴｒ７もオフされる。従って、この状態ではＥＣＬ入
力回路の入力信号ＶｉｎがＨレベルであるかＬレベルで
あるかに関わらずトランジスタＴ ｒ６． Ｔ ｒ７
はオフ状態となるため、出力端子Ｔｏは後続回路に対し
ハイインピーダンス状態となる。
となると、トランジスタＴ「１０がオンされて抵抗Ｒ２
に電流か流れることによりトランジスタＴｒ５のベース
電位が低下してトランジスタＴ ｒ５゜Ｔｒ６はオフさ
れる。一方、トランジスタＴｒ４のコレクタ電位も低下
するため同トランジスタＴｒ４がオフされ、トランジス
タＴｒ７もオフされる。従って、この状態ではＥＣＬ入
力回路の入力信号ＶｉｎがＨレベルであるかＬレベルで
あるかに関わらずトランジスタＴ ｒ６． Ｔ ｒ７
はオフ状態となるため、出力端子Ｔｏは後続回路に対し
ハイインピーダンス状態となる。
このようなスリーステート制御ゲート７においてトラン
ジスタＴ ｒｌｏのベース電位をクランプするように動
作するトランジスタＴｒ９のコレクタ・エミッタ間には
直列接続された複数のダイオードＤｐが並列に接続され
ている。そして、このダイオードＤｐにより前記実施例
と同様にトランジスタＴｒ９のクランプ電位に影響を及
ぼすことなく静電破壊を防止することかできる。
ジスタＴ ｒｌｏのベース電位をクランプするように動
作するトランジスタＴｒ９のコレクタ・エミッタ間には
直列接続された複数のダイオードＤｐが並列に接続され
ている。そして、このダイオードＤｐにより前記実施例
と同様にトランジスタＴｒ９のクランプ電位に影響を及
ぼすことなく静電破壊を防止することかできる。
なお、前記実施例では複数のダイオ−１” Ｄ ｐを直
列に接続して保護素子を構成したか、この複数のダイオ
ードＤｐの順方向電圧降下に相当する順方向電圧降下を
備えたトンネルダイオード等、同等の特性を備えた他の
半導体素子を保護素子として使用することもできる。
列に接続して保護素子を構成したか、この複数のダイオ
ードＤｐの順方向電圧降下に相当する順方向電圧降下を
備えたトンネルダイオード等、同等の特性を備えた他の
半導体素子を保護素子として使用することもできる。
以上詳述したように、この発明はレベル変換回路のクラ
ンプ回路を構成するトランジスタの動作速度あるいはク
ランプ電圧に影響を及はすことなくその静電破壊を防止
することができる優れた効果を発揮する。
ンプ回路を構成するトランジスタの動作速度あるいはク
ランプ電圧に影響を及はすことなくその静電破壊を防止
することができる優れた効果を発揮する。
第１図は本発明の原理説明図、
第２図は本発明を具体化した一実施例の回路図、第３図
は別の実施例を示す回路図、 第４図はレベル変換回路の従来例を示す回路図である。 図中、 ｌは差動回路、 ２は出力段トランジスタ、 ３は保護素子、 Ｖｉｎは人力信号、 Ｖｏｕｔは出力信号、 Ｔｒ４は位相分割トランジスタ、 Ｔｒ８はトランジスタ、 Ｖｃｃは電源である。 代 理 人 弁理士 井桁 貞− （゛
は別の実施例を示す回路図、 第４図はレベル変換回路の従来例を示す回路図である。 図中、 ｌは差動回路、 ２は出力段トランジスタ、 ３は保護素子、 Ｖｉｎは人力信号、 Ｖｏｕｔは出力信号、 Ｔｒ４は位相分割トランジスタ、 Ｔｒ８はトランジスタ、 Ｖｃｃは電源である。 代 理 人 弁理士 井桁 貞− （゛
Claims (1)
- 【特許請求の範囲】 １、ＥＣＬレベルの入力信号（Ｖｉｎ）を差動回路（１
）で入力し、その差動回路（１）の出力信号に基づいて
オン・オフ動作する位相分割トランジスタ（Ｔｒ４）で
出力段トランジスタ（２）を駆動してＴＴＬレベルの出
力信号（Ｖｏｕｔ）を出力し、電源（Ｖｃｃ）にコレク
タを直接接続したトランジスタ（Ｔｒ８）で該位相分割
トランジスタ（Ｔｒ４）のベース電位を所定レベルにク
ランプするクランプ回路を構成したレベル変換回路であ
って、前記トランジスタ（Ｔｒ８）には該トランジスタ
（Ｔｒ８）のコレクタ・エミッタ間の電位差をその耐圧
以下に抑制する保護素子（３）を並列に接続したことを
特徴とするレベル変換回路。 ２、前記保護素子は前記トランジスタ（Ｔｒ８）のコレ
クタ・エミッタ間の耐圧より小さく、該トランジスタ（
Ｔｒ８）によるクランプ電圧より大きな順方向電圧降下
を備えたダイオード（Ｄｐ）で構成したことを特徴とす
る請求項１記載のレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2249502A JPH04127613A (ja) | 1990-09-18 | 1990-09-18 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2249502A JPH04127613A (ja) | 1990-09-18 | 1990-09-18 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04127613A true JPH04127613A (ja) | 1992-04-28 |
Family
ID=17193922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2249502A Pending JPH04127613A (ja) | 1990-09-18 | 1990-09-18 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04127613A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7035473B1 (en) | 2000-03-01 | 2006-04-25 | Sharp Laboratories Of America, Inc. | Distortion-adaptive visual frequency weighting |
-
1990
- 1990-09-18 JP JP2249502A patent/JPH04127613A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7035473B1 (en) | 2000-03-01 | 2006-04-25 | Sharp Laboratories Of America, Inc. | Distortion-adaptive visual frequency weighting |
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