JPH04127576A - 電圧標準ダイオード - Google Patents
電圧標準ダイオードInfo
- Publication number
- JPH04127576A JPH04127576A JP24910390A JP24910390A JPH04127576A JP H04127576 A JPH04127576 A JP H04127576A JP 24910390 A JP24910390 A JP 24910390A JP 24910390 A JP24910390 A JP 24910390A JP H04127576 A JPH04127576 A JP H04127576A
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- Japan
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- diffusion layer
- diode
- semiconductor substrate
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Links
- 238000009792 diffusion process Methods 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 20
- 229910052710 silicon Inorganic materials 0.000 abstract description 20
- 239000010703 silicon Substances 0.000 abstract description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 16
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 16
- 238000000034 method Methods 0.000 abstract description 2
- 239000008188 pellet Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電圧標準ダイオードの構造に関する。
従来、第３図に回路図を示すように、１つのベレット内
部に定電圧ダイオード（ツェナダイオード）ＺＤと通常
のダイオードＤとを直列接続した電圧標準ダイオードが
提案されている。この種の電圧標準ダイオードは、ツェ
ナダイオードＺＤとダイオードＤとが互いに持つ温度係
数（ツェナダイオードは正、ダイオードは負）を利用す
ることで温度補正を行っている。
部に定電圧ダイオード（ツェナダイオード）ＺＤと通常
のダイオードＤとを直列接続した電圧標準ダイオードが
提案されている。この種の電圧標準ダイオードは、ツェ
ナダイオードＺＤとダイオードＤとが互いに持つ温度係
数（ツェナダイオードは正、ダイオードは負）を利用す
ることで温度補正を行っている。
第４図は従来の電圧標準ダイオードの一例を示す断面図
である。同図において、Ｎ型のシリコン基板１１（例え
ばＩ ＸＩＯ” ｃ ｍ−’）の上面および下面から、
それぞれＰ型不純物拡散（例えば１×１０２１ ｃｍ−
３）を行い、シリコン基板の下部にダイオードのＰ型電
極拡散層１３を形成し、上部にツェナダイオードのガー
ドリング部１６を同時形成する。
である。同図において、Ｎ型のシリコン基板１１（例え
ばＩ ＸＩＯ” ｃ ｍ−’）の上面および下面から、
それぞれＰ型不純物拡散（例えば１×１０２１ ｃｍ−
３）を行い、シリコン基板の下部にダイオードのＰ型電
極拡散層１３を形成し、上部にツェナダイオードのガー
ドリング部１６を同時形成する。
また、シリコン基板１１の上面にシリコン酸化膜１２を
形成し、その開口を通して前記Ｐ型ガードリング部１６
に囲まれた領域のＮ型シリコン基板ｌｌ上にＰ型の多結
晶シリコン膜１５をエピタキシャル成長法により成長さ
せる。
形成し、その開口を通して前記Ｐ型ガードリング部１６
に囲まれた領域のＮ型シリコン基板ｌｌ上にＰ型の多結
晶シリコン膜１５をエピタキシャル成長法により成長さ
せる。
これにより、下部はＰ型電極拡散層１３とＮ型シリコン
基板１１とによりダイオードを形成し、上部はＮ型シリ
コン基板１１とＰ型多結晶シリコン膜１５とによりツェ
ナダイオードを構成している。
基板１１とによりダイオードを形成し、上部はＮ型シリ
コン基板１１とＰ型多結晶シリコン膜１５とによりツェ
ナダイオードを構成している。
なお、Ｐ型ガードリング部１６はツェナダイオードのブ
レークダウンが接合端部に起こらないようにするもので
ある。
レークダウンが接合端部に起こらないようにするもので
ある。
この従来の電圧標準ダイオードは、ＰＮＰの３層構造と
なっており、ツェナダイオードとダイオードの電極をペ
レット上部、下部両面に形成しているため、このベレッ
トを外部リード上にそのまま搭載して電気接続を行うこ
とはできない。このため、従来ではベレットの上下面に
それぞれＡｇ電極等を盛り上げ、その上でこのＡｇ電極
を外部リードに接触させて電気接続を取る構造が採用さ
れている。したがって、この構成ではガラス封止による
圧接構造等の実装構造を取らざるを得す、ペレット上部
をマウントする等の標準的な組立プロセスが適用できず
、パッケージ搭載が限定され、かつコスト高になるとい
う問題を有している。
なっており、ツェナダイオードとダイオードの電極をペ
レット上部、下部両面に形成しているため、このベレッ
トを外部リード上にそのまま搭載して電気接続を行うこ
とはできない。このため、従来ではベレットの上下面に
それぞれＡｇ電極等を盛り上げ、その上でこのＡｇ電極
を外部リードに接触させて電気接続を取る構造が採用さ
れている。したがって、この構成ではガラス封止による
圧接構造等の実装構造を取らざるを得す、ペレット上部
をマウントする等の標準的な組立プロセスが適用できず
、パッケージ搭載が限定され、かつコスト高になるとい
う問題を有している。
この場合、従来のＰＮＰ拡散構造を片側のみの電極とす
る構造設計に切換えることが考えられるが、Ｐ型基板の
中にＮ型拡散領域を形成した後に、ガードリング部であ
るＰ型拡散層を形成しなければならないため、二重拡散
を実施しなければならず、このためツェナダイオードの
耐圧を決定するＮ型シリコン基板の表面不純物コントロ
ールが非常に難しいという問題が生じる。
る構造設計に切換えることが考えられるが、Ｐ型基板の
中にＮ型拡散領域を形成した後に、ガードリング部であ
るＰ型拡散層を形成しなければならないため、二重拡散
を実施しなければならず、このためツェナダイオードの
耐圧を決定するＮ型シリコン基板の表面不純物コントロ
ールが非常に難しいという問題が生じる。
本発明の目的は、パッケージ搭載の多用化を図り、かつ
表面不純物コントロールの容易化を図った電圧標準ダイ
オードを提供することにある。
表面不純物コントロールの容易化を図った電圧標準ダイ
オードを提供することにある。
本発明の電圧標準ダイオードは、第１導電型の半導体基
板の上面部に形成した第２導電型の低濃度拡散層と、こ
の低濃度拡散層に接続された状態で形成された第２導電
型の高濃度拡散層と、この高濃度拡散層と接するように
前記半導体基板の上面に形成された第１導電型不純物を
高濃度に含む多結晶シリコン膜とで構成される。
板の上面部に形成した第２導電型の低濃度拡散層と、こ
の低濃度拡散層に接続された状態で形成された第２導電
型の高濃度拡散層と、この高濃度拡散層と接するように
前記半導体基板の上面に形成された第１導電型不純物を
高濃度に含む多結晶シリコン膜とで構成される。
例えば、Ｐ型半導体基板の上面部に低濃度のＮ型拡散層
を形成し、かつ、このＮ型拡散層内に高濃度のＮ型拡散
層を形成し、さらに、この高濃度のＮ型拡散層に接する
ように半導体基板の上面に高濃度のＰ型多結晶シリコン
膜を堆積形成している。
を形成し、かつ、このＮ型拡散層内に高濃度のＮ型拡散
層を形成し、さらに、この高濃度のＮ型拡散層に接する
ように半導体基板の上面に高濃度のＰ型多結晶シリコン
膜を堆積形成している。
あるいは、Ｐ型半導体基板の上面部に低濃度のＮ型拡散
層からなるガードリングを形成し、このガードリングで
囲まれる領域に高濃度のＮ型拡散層を形成し、さらにこ
の高濃度のＮ型拡散層に接するように高濃度のＰ型多結
晶シリコン膜を形成している。
層からなるガードリングを形成し、このガードリングで
囲まれる領域に高濃度のＮ型拡散層を形成し、さらにこ
の高濃度のＮ型拡散層に接するように高濃度のＰ型多結
晶シリコン膜を形成している。
本発明によれば、高濃度の拡散層と多結晶シリコン膜と
でツェナダイオードが構成され、かつこの高濃度の拡散
層につながる低濃度の拡散層でダイオードを構成するこ
とで、半導体基板と多結晶シリコン膜をそれぞれ電圧標
準ダイオードの両端電極とすることができる。
でツェナダイオードが構成され、かつこの高濃度の拡散
層につながる低濃度の拡散層でダイオードを構成するこ
とで、半導体基板と多結晶シリコン膜をそれぞれ電圧標
準ダイオードの両端電極とすることができる。
次に、本発明を図面を参照して説明する。
第１図は本発明の電圧標準ダイオードの第１実施例の断
面図である。Ｐ型シリコン基板１の上面にシリコン酸化
膜２を形成し、フォトリソグラフィ技術を用いてこのシ
リコン酸化膜２を開口した上で、これをマスクにしてＰ
型シリコン基板１にＮ型不純物を導入して低濃度のＮ型
拡散層３を形成する。また、図外のフォトレジストをマ
スクに用いた選択拡散法により、前記Ｎ型拡散層３の中
央表面部分に高濃度のＮ゛型型数散層４形成する。
面図である。Ｐ型シリコン基板１の上面にシリコン酸化
膜２を形成し、フォトリソグラフィ技術を用いてこのシ
リコン酸化膜２を開口した上で、これをマスクにしてＰ
型シリコン基板１にＮ型不純物を導入して低濃度のＮ型
拡散層３を形成する。また、図外のフォトレジストをマ
スクに用いた選択拡散法により、前記Ｎ型拡散層３の中
央表面部分に高濃度のＮ゛型型数散層４形成する。
その上で、前記シリコン酸化膜２の開口を含む領域にエ
ピタキシャル成長法によりＰ゛型多結晶シリコン膜５を
形成し、電圧標準ダイオードを得る。
ピタキシャル成長法によりＰ゛型多結晶シリコン膜５を
形成し、電圧標準ダイオードを得る。
この構成によれば、Ｐ−Ｎ−Ｎ”−Ｐ”の構造となり、
Ｐ−Ｎでダイオードを、Ｎ”−Ｐ“でツェナダイオード
をそれぞれ構成する。そして、ダイオードの一方の電極
はＰ型シリコン基板１のシリコン酸化膜２の他の開口表
面から取り、ツェナダイオードの一方の電極はＰ４型多
結晶シリコン膜５０表面から取ることができる。これに
より、Ｐ型シリコン基板１の表面側からの電極取り出し
が可能となり、外部リードにペレットの裏面を搭載する
パッケージが可能となり、パッケージ搭載の多用化が実
現できる。また、Ａｇ電極等が不要となり、低コスト化
が実現できる。
Ｐ−Ｎでダイオードを、Ｎ”−Ｐ“でツェナダイオード
をそれぞれ構成する。そして、ダイオードの一方の電極
はＰ型シリコン基板１のシリコン酸化膜２の他の開口表
面から取り、ツェナダイオードの一方の電極はＰ４型多
結晶シリコン膜５０表面から取ることができる。これに
より、Ｐ型シリコン基板１の表面側からの電極取り出し
が可能となり、外部リードにペレットの裏面を搭載する
パッケージが可能となり、パッケージ搭載の多用化が実
現できる。また、Ａｇ電極等が不要となり、低コスト化
が実現できる。
また、この構成では、Ｐ型シリコン基板１の表面に高濃
度のＮ゛型型数散層４有しているため、このＮ゛型型数
散層４その周囲の低濃度のＮ型拡散層３との間に濃度差
が生じるため、この境界領域６′がガードリングと等価
な機能を発揮し、ガードリング部を設ける必要がなくな
る。したがって、二重拡散が不要となり、表面の濃度コ
ントロールが容易になる。
度のＮ゛型型数散層４有しているため、このＮ゛型型数
散層４その周囲の低濃度のＮ型拡散層３との間に濃度差
が生じるため、この境界領域６′がガードリングと等価
な機能を発揮し、ガードリング部を設ける必要がなくな
る。したがって、二重拡散が不要となり、表面の濃度コ
ントロールが容易になる。
第２図は本発明の第２実施例の断面図であり、第１実施
例と等価な部分には同一符号を付しである。
例と等価な部分には同一符号を付しである。
この実施例では、Ｐ型シリコン基板１の上面部にＮ型の
ガードリング拡散層６を形成し、かつシリコン基板１の
上面にシリコン酸化膜２を形成する。そして、このシリ
コン酸化膜２の開口を通して高濃度のＮ゛型型数散層４
形成し、その上で開口を含む領域にＰ゛型多結晶シリコ
ン膜５を形成し、電圧標準ダイオードを得ている。
ガードリング拡散層６を形成し、かつシリコン基板１の
上面にシリコン酸化膜２を形成する。そして、このシリ
コン酸化膜２の開口を通して高濃度のＮ゛型型数散層４
形成し、その上で開口を含む領域にＰ゛型多結晶シリコ
ン膜５を形成し、電圧標準ダイオードを得ている。
この実施例においても、ペレットの上面にのみ電極を構
成することができ、さらに二重拡散を行わず表面の濃度
コントロールが可能となる利点を有している。
成することができ、さらに二重拡散を行わず表面の濃度
コントロールが可能となる利点を有している。
以上説明したように本発明は、第１導電型の半導体基板
の上面部に第２導電型の低濃度拡散層および高濃度拡散
層を形成し、かつこの高濃度拡散層と接するように第１
導電型不純物を高濃度に含む多結晶シリコン膜を形成し
てツェナダイオードとダイオードとの直列接続構造を構
成しているので、半導体基板と多結晶シリコン膜をそれ
ぞれ電圧標準ダイオードの両端電極とすることができ、
ペレットの上面に各電極を配置して外部リード等への裏
面マウントが可能となり、パッケージ搭載の多様化が図
れるとともに、Ａｇ電極等を不要にして低コスト化が実
現できる。
の上面部に第２導電型の低濃度拡散層および高濃度拡散
層を形成し、かつこの高濃度拡散層と接するように第１
導電型不純物を高濃度に含む多結晶シリコン膜を形成し
てツェナダイオードとダイオードとの直列接続構造を構
成しているので、半導体基板と多結晶シリコン膜をそれ
ぞれ電圧標準ダイオードの両端電極とすることができ、
ペレットの上面に各電極を配置して外部リード等への裏
面マウントが可能となり、パッケージ搭載の多様化が図
れるとともに、Ａｇ電極等を不要にして低コスト化が実
現できる。
また、高濃度の拡散層と多結晶シリコン膜とでツェナダ
イオードが構成され、かつこの高濃度の拡散層につなが
る低濃度の拡散層でダイオードを構成することで、ペレ
ット上面の二重拡散が不要となり、拡散層の濃度コント
ロールを容易に行うことができる効果もある。
イオードが構成され、かつこの高濃度の拡散層につなが
る低濃度の拡散層でダイオードを構成することで、ペレ
ット上面の二重拡散が不要となり、拡散層の濃度コント
ロールを容易に行うことができる効果もある。
第１図は本発明の第１実施例の断面図、第２図は本発明
の第２実施例の断面図、第３図は電圧標準ダイオードの
回路図、第４図は従来の電圧標準ダイオードの断面図で
ある。 １・・・Ｐ型シリコン基板、２・・・シリコン酸化膜、
３・・・低濃度のＮ型拡散層、４・・・高濃度のＮ゛型
型数散層５・・・Ｐ゛゛多結晶シリコン膜、６・・・ガ
ードリング拡散層、６′・・・境界領域、１１・・・Ｎ
型シリコン基板、１２・・・シリコン酸化膜、１３・・
・Ｐ型電極拡散層、１５・・・Ｐ型多結晶シリコン膜、
１６・・・Ｐ型ガードリング部。 第 図 第２ 図 第 図 第４ 図
の第２実施例の断面図、第３図は電圧標準ダイオードの
回路図、第４図は従来の電圧標準ダイオードの断面図で
ある。 １・・・Ｐ型シリコン基板、２・・・シリコン酸化膜、
３・・・低濃度のＮ型拡散層、４・・・高濃度のＮ゛型
型数散層５・・・Ｐ゛゛多結晶シリコン膜、６・・・ガ
ードリング拡散層、６′・・・境界領域、１１・・・Ｎ
型シリコン基板、１２・・・シリコン酸化膜、１３・・
・Ｐ型電極拡散層、１５・・・Ｐ型多結晶シリコン膜、
１６・・・Ｐ型ガードリング部。 第 図 第２ 図 第 図 第４ 図
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体基板の上面部に形成した第２導
電型の低濃度拡散層と、この低濃度拡散層に接続された
状態で形成された第２導電型の高濃度拡散層と、この高
濃度拡散層と接するように前記半導体基板の上面に形成
された第１導電型不純物を高濃度に含む多結晶シリコン
膜とで構成したことを特徴とする電圧標準ダイオード。 ２、Ｐ型半導体基板の上面部に形成した低濃度のＮ型拡
散層と、このＮ型拡散層内の前記半導体基板の表面に形
成した高濃度のＮ型拡散層と、この高濃度のＮ型拡散層
に接するように前記半導体基板の上面に堆積させた高濃
度のＰ型多結晶シリコン膜とで構成したことを特徴とす
る電圧標準ダイオード。 ３、Ｐ型半導体基板の上面部に形成した低濃度のＮ型拡
散層からなるガードリングと、このガードリングで囲ま
れる領域の前記半導体基板の表面に形成した高濃度のＮ
型拡散層と、この高濃度のＮ型拡散層に接するように前
記半導体基板の上面に堆積させた高濃度のＰ型多結晶シ
リコン膜とで構成したことを特徴とする電圧標準ダイオ
ード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24910390A JPH04127576A (ja) | 1990-09-19 | 1990-09-19 | 電圧標準ダイオード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24910390A JPH04127576A (ja) | 1990-09-19 | 1990-09-19 | 電圧標準ダイオード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04127576A true JPH04127576A (ja) | 1992-04-28 |
Family
ID=17188003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24910390A Pending JPH04127576A (ja) | 1990-09-19 | 1990-09-19 | 電圧標準ダイオード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04127576A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8637952B2 (en) | 2010-04-28 | 2014-01-28 | Kabushiki Kaisha Toshiba | Semiconductor device with zener diode and method for manufacturing same |
-
1990
- 1990-09-19 JP JP24910390A patent/JPH04127576A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8637952B2 (en) | 2010-04-28 | 2014-01-28 | Kabushiki Kaisha Toshiba | Semiconductor device with zener diode and method for manufacturing same |
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