JPH04127473A - 固体撮像装置およびその製造方法 - Google Patents
固体撮像装置およびその製造方法Info
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- JPH04127473A JPH04127473A JP2331120A JP33112090A JPH04127473A JP H04127473 A JPH04127473 A JP H04127473A JP 2331120 A JP2331120 A JP 2331120A JP 33112090 A JP33112090 A JP 33112090A JP H04127473 A JPH04127473 A JP H04127473A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
光センサとしてフォトダイオード(PD)を用い電荷転
送部に電荷結合素子(CCD)を用いた固体撮像装置お
よびその製造方法に関し。
送部に電荷結合素子(CCD)を用いた固体撮像装置お
よびその製造方法に関し。
トランスファゲートのゲート長のばらつきを低減し、製
造プロセスの余裕を増大し、トランスファゲートのしき
い値電圧を安定化することを目的とし。
造プロセスの余裕を増大し、トランスファゲートのしき
い値電圧を安定化することを目的とし。
1)〜4)二 一導電型半導体基板(2)内にその表
面より、相互に間隔を開けて形成された反対導電型の受
光領域(3)および反対導電型の埋込チャネル層(4)
と、該受光領域(3)と該埋込チャネル層(4)の間の
該基板上にゲート絶縁膜を介して形成されたトランスフ
ァゲート(6)と、該埋込チャネル層(4)上において
、ゲート絶縁膜を介しかつ該トランスファゲート(6)
に電気的に接続して形成されたストレージ電極(8)と
、該埋込チャネル層(4)上において、ゲート絶縁膜を
介しかつ該ストレージ電極(8)と層間絶縁膜を挟んで
一部重畳して形成されたバリア電極(9)とを有するよ
うに構成する。
面より、相互に間隔を開けて形成された反対導電型の受
光領域(3)および反対導電型の埋込チャネル層(4)
と、該受光領域(3)と該埋込チャネル層(4)の間の
該基板上にゲート絶縁膜を介して形成されたトランスフ
ァゲート(6)と、該埋込チャネル層(4)上において
、ゲート絶縁膜を介しかつ該トランスファゲート(6)
に電気的に接続して形成されたストレージ電極(8)と
、該埋込チャネル層(4)上において、ゲート絶縁膜を
介しかつ該ストレージ電極(8)と層間絶縁膜を挟んで
一部重畳して形成されたバリア電極(9)とを有するよ
うに構成する。
前記トランスファゲート(6)をエッチンクマスク膜(
7)が被着された2層構造であるように構成する。
7)が被着された2層構造であるように構成する。
5)〜7): 注入マスクに自己整合して導電膜を通
してイオン注入して埋込チャネル層(4)を形成する工
程と、該導電膜をパターニングしてトランスファゲート
兼ストレージ電極を形成する工程と、該注入マスク膜に
自己整合して受光領域(3)を形成する工程とを有する
ように構成する。
してイオン注入して埋込チャネル層(4)を形成する工
程と、該導電膜をパターニングしてトランスファゲート
兼ストレージ電極を形成する工程と、該注入マスク膜に
自己整合して受光領域(3)を形成する工程とを有する
ように構成する。
本発明は 固体撮像装置、特に光センサとしてフォトダ
イオード(PD)を用い、電荷転送部に電荷結合素子(
CCD)を用いた固体撮像装置およびその製造方法に関
する。
イオード(PD)を用い、電荷転送部に電荷結合素子(
CCD)を用いた固体撮像装置およびその製造方法に関
する。
CCDを用いた固体撮像装置は現在FAX、 OCR等
の通信、情報処理機器や、カメラやビディオカメラ等の
画像読み取りに広く使用され、高集積化にともない動作
の確実性が要望されている。
の通信、情報処理機器や、カメラやビディオカメラ等の
画像読み取りに広く使用され、高集積化にともない動作
の確実性が要望されている。
本発明はこの要望に対応した固体撮像装置に利用するこ
とができる。
とができる。
〔従来の技術〕
第5図(a)、 (b)は従来例を説明する固体撮像装
置の平面図とA−A断面図である。
置の平面図とA−A断面図である。
図において、lはn型シリコン(n−S i )基板、
2はp型ウェル、3はフォトダイオード(PD)のn型
受光領域、4は電荷転送部(CCDレジスタ)のn型埋
込チャネル層、5はゲート絶縁膜、 10はトランスフ
ァゲート兼CCDレジスタのストレージ電極。
2はp型ウェル、3はフォトダイオード(PD)のn型
受光領域、4は電荷転送部(CCDレジスタ)のn型埋
込チャネル層、5はゲート絶縁膜、 10はトランスフ
ァゲート兼CCDレジスタのストレージ電極。
9はCCDレジスタのバリア電極である。
従来の固体撮像装置では、基板lに形成されたp型ウェ
ル2にn型不純物を導入して埋込チャネル層4を形成し
た後、ゲート絶縁膜5を介して1層目ポリシリコン膜を
基板上に成長し、パターニングしてトランスファゲート
兼CCDレジスタのストレージ電極lOを形成していた
。
ル2にn型不純物を導入して埋込チャネル層4を形成し
た後、ゲート絶縁膜5を介して1層目ポリシリコン膜を
基板上に成長し、パターニングしてトランスファゲート
兼CCDレジスタのストレージ電極lOを形成していた
。
その後2層間絶縁膜を介して2層目ポリシリコン膜を成
長し、パターニングしてバリア電極9を形成していた。
長し、パターニングしてバリア電極9を形成していた。
従来例では、埋込チャネル層4形成の位置合わせとトラ
ンスファゲート兼ストレージ電極1oとの位置合わせを
別々の工程で行っており、そのため。
ンスファゲート兼ストレージ電極1oとの位置合わせを
別々の工程で行っており、そのため。
トランスファゲートのゲート長りはウェハごとに異なり
、デバイスの性能に差を生じていた。
、デバイスの性能に差を生じていた。
本発明はトランスファゲートのゲート長のばらつきを低
減して均一なゲート長を確保し、製造プロセスの余裕を
増大し、トランスファゲートのしきい値電圧を安定化す
ることを目的とする。
減して均一なゲート長を確保し、製造プロセスの余裕を
増大し、トランスファゲートのしきい値電圧を安定化す
ることを目的とする。
上記課題の解決は。
1)一導電型半導体基板(2)内にその表面より、相互
に間隔を開けて形成された反対導電型の受光領域(3)
および反対導電型の埋込チャネル層(4)と、該受光領
域(3)と該埋込チャネル層(4)の間の該基板上にゲ
ート絶縁膜を介して形成されたトランスファゲート(6
)と、該埋込チャネル層(4)上において、ゲート絶縁
膜を介しかつ該トランスファゲート(6)に電気的に接
続して形成されたストレージ電極(8)と。
に間隔を開けて形成された反対導電型の受光領域(3)
および反対導電型の埋込チャネル層(4)と、該受光領
域(3)と該埋込チャネル層(4)の間の該基板上にゲ
ート絶縁膜を介して形成されたトランスファゲート(6
)と、該埋込チャネル層(4)上において、ゲート絶縁
膜を介しかつ該トランスファゲート(6)に電気的に接
続して形成されたストレージ電極(8)と。
該埋込チャネル層(4)上において、ゲート絶縁膜を介
しかつ該ストレージ電極(8)と層間絶縁膜を挟んで一
部重畳して形成されたバリア電極(9)とを有する固体
撮像装置、あるいは 2)一導電型半導体基板(2)上にゲート絶縁膜(5)
を形成する工程と、該ゲート絶縁膜(5)上にトランス
ファゲート(6)を形成する工程と、該トランスファゲ
ート(6)および埋込チャネル層形成予定領域を開口し
たレジスト膜をマスクにして、該基板(2)内にその表
面より反対導電型不純物を注入して埋込チャネル層(4
)を形成する工程と、該トランスフアゲ−[6)および
素子分離領域を開口したレジスト膜をマスクにして、該
基板(2)内にその表面より一導電型不純物を注入して
チャネルストップ領域を形成する工程と、該トランスフ
ァゲート(6)および受光領域形成予定領域を開口した
レジスト膜をマスクにして、該基板(2)内にその表面
より反対導電型不純物を注入して受光領域(3)を形成
する工程と。
しかつ該ストレージ電極(8)と層間絶縁膜を挟んで一
部重畳して形成されたバリア電極(9)とを有する固体
撮像装置、あるいは 2)一導電型半導体基板(2)上にゲート絶縁膜(5)
を形成する工程と、該ゲート絶縁膜(5)上にトランス
ファゲート(6)を形成する工程と、該トランスファゲ
ート(6)および埋込チャネル層形成予定領域を開口し
たレジスト膜をマスクにして、該基板(2)内にその表
面より反対導電型不純物を注入して埋込チャネル層(4
)を形成する工程と、該トランスフアゲ−[6)および
素子分離領域を開口したレジスト膜をマスクにして、該
基板(2)内にその表面より一導電型不純物を注入して
チャネルストップ領域を形成する工程と、該トランスフ
ァゲート(6)および受光領域形成予定領域を開口した
レジスト膜をマスクにして、該基板(2)内にその表面
より反対導電型不純物を注入して受光領域(3)を形成
する工程と。
該基板上に該ゲート絶縁膜(5)を介して、該トランス
ファゲート(6)および該埋込チャネル層(4)上にス
ト−レージ電極(8)を形成する工程と、該埋込チャネ
ル層(4)上において、ケート絶縁膜を介しかつ該スト
−レージ電極(8)と層間絶縁膜を挟んで一部重畳して
バリア電極(9)を形成する工程とを有する固体撮像装
置の製造方法、あるいは 3)一導電型半導体基板(2)内にその表面より、相互
に間隔を開けて形成された反対導電型の受光領域(3)
および反対導電型の埋込チャネル層(4)と、該受光領
域(3)と該埋込チャネル層(4)の間の該基板上にゲ
ート絶縁膜(5)を介して順に堆積されたトランスファ
ゲート(6)およびエツチングマスク膜(7)の積層パ
ターンと、該埋込チャネル層(4)上において。
ファゲート(6)および該埋込チャネル層(4)上にス
ト−レージ電極(8)を形成する工程と、該埋込チャネ
ル層(4)上において、ケート絶縁膜を介しかつ該スト
−レージ電極(8)と層間絶縁膜を挟んで一部重畳して
バリア電極(9)を形成する工程とを有する固体撮像装
置の製造方法、あるいは 3)一導電型半導体基板(2)内にその表面より、相互
に間隔を開けて形成された反対導電型の受光領域(3)
および反対導電型の埋込チャネル層(4)と、該受光領
域(3)と該埋込チャネル層(4)の間の該基板上にゲ
ート絶縁膜(5)を介して順に堆積されたトランスファ
ゲート(6)およびエツチングマスク膜(7)の積層パ
ターンと、該埋込チャネル層(4)上において。
該ゲート絶縁膜(5)を介しかつ該エツチングマスク膜
(7)の一部を覆って形成された導電膜からなるストレ
ージ電極(8)と、該埋込チャネル層(4)上において
、ゲート絶縁膜を介しかつ該ストレージ電極(8)と層
間絶縁膜を挟んで一部重畳して形成されたバリア電極(
9)とを有し、該エツチングマスク膜(7)は該導電膜
に対して同一エツチング条件で耐蝕性を持つ材料からな
り、該ストレージ電極(8)は該トランスファゲート6
)に電気的に接続されている固体撮像装置、あるいは 4)一導電型半導体基板(2)上にゲート絶縁膜(5)
を形成する工程と、該ゲート絶縁膜(5)上に順にトラ
ンスファゲート(6)およびエツチングマスク膜(7)
の積層パターンを形成する工程と、該積層パターンおよ
び埋込チャネル層形成予定領域を開口したレジスト膜を
マスクにして、該基板(2)内にその表面より反対導電
型不純物を注入して埋込チャネル層(4)を形成する工
程と、該積層パターンおよび素子分離領域を開口したレ
ジスト膜をマスクにして。
(7)の一部を覆って形成された導電膜からなるストレ
ージ電極(8)と、該埋込チャネル層(4)上において
、ゲート絶縁膜を介しかつ該ストレージ電極(8)と層
間絶縁膜を挟んで一部重畳して形成されたバリア電極(
9)とを有し、該エツチングマスク膜(7)は該導電膜
に対して同一エツチング条件で耐蝕性を持つ材料からな
り、該ストレージ電極(8)は該トランスファゲート6
)に電気的に接続されている固体撮像装置、あるいは 4)一導電型半導体基板(2)上にゲート絶縁膜(5)
を形成する工程と、該ゲート絶縁膜(5)上に順にトラ
ンスファゲート(6)およびエツチングマスク膜(7)
の積層パターンを形成する工程と、該積層パターンおよ
び埋込チャネル層形成予定領域を開口したレジスト膜を
マスクにして、該基板(2)内にその表面より反対導電
型不純物を注入して埋込チャネル層(4)を形成する工
程と、該積層パターンおよび素子分離領域を開口したレ
ジスト膜をマスクにして。
該基板(2)内にその表面より一導電型不純物を注入し
てチャネルストップ領域を形成する工程と、該積層パタ
ーンおよび受光領域形成予定領域を開口したレジスト膜
をマスクにして、該基板(2)内にその表面より反対導
電型不純物を注入して受光領域(3)を形成する工程と
、該基板上に該ゲート絶縁膜(5)を介して導電膜を被
着し、該エツチングマスク膜(7)および該埋込チャネ
ル層(4)上のストレージ電極(8)の形成予定領域を
被覆したレジスト膜をエツチングマスクにして、該導電
膜をエツチングしてストレージ電極(8)を形成する工
程と、該埋込チャネル層(4)上において、ゲート絶縁
膜を介しかつ該スト−レージ電極(8)と層間絶縁膜を
挟んで一部重畳してバリア電極(9)を形成する工程と
を有する固体撮像装置の製造方法、あるいは 5)一導電型半導体基板(2)上にゲート絶縁膜(5)
を形成する工程と、該ゲート絶縁膜(5)上に順に導電
膜(6)および注入マスク膜(7)を被着する工程と、
該注入マスク膜(7)をパターニングしてトランスファ
ゲートの領域を残す工程と、パターニングされた該注入
マスク膜(7)および埋込チャネル層形成予定領域を開
口したレジスト膜をマスクにして、該導電膜(6)を通
して該基板(2)内にその表面より反対導電型不純物を
注入し、パターニングされた該注入マスク膜(7)の片
側に自己整合して埋込チャネル層(4)を形成する工程
と、該導電膜(6)をパターニングしてトランスファゲ
ート兼ストレージ電極を形成する工程と、該注入マスク
膜(7)および受光領域形成予定領域を開口したレジス
ト膜をマスクにして。
てチャネルストップ領域を形成する工程と、該積層パタ
ーンおよび受光領域形成予定領域を開口したレジスト膜
をマスクにして、該基板(2)内にその表面より反対導
電型不純物を注入して受光領域(3)を形成する工程と
、該基板上に該ゲート絶縁膜(5)を介して導電膜を被
着し、該エツチングマスク膜(7)および該埋込チャネ
ル層(4)上のストレージ電極(8)の形成予定領域を
被覆したレジスト膜をエツチングマスクにして、該導電
膜をエツチングしてストレージ電極(8)を形成する工
程と、該埋込チャネル層(4)上において、ゲート絶縁
膜を介しかつ該スト−レージ電極(8)と層間絶縁膜を
挟んで一部重畳してバリア電極(9)を形成する工程と
を有する固体撮像装置の製造方法、あるいは 5)一導電型半導体基板(2)上にゲート絶縁膜(5)
を形成する工程と、該ゲート絶縁膜(5)上に順に導電
膜(6)および注入マスク膜(7)を被着する工程と、
該注入マスク膜(7)をパターニングしてトランスファ
ゲートの領域を残す工程と、パターニングされた該注入
マスク膜(7)および埋込チャネル層形成予定領域を開
口したレジスト膜をマスクにして、該導電膜(6)を通
して該基板(2)内にその表面より反対導電型不純物を
注入し、パターニングされた該注入マスク膜(7)の片
側に自己整合して埋込チャネル層(4)を形成する工程
と、該導電膜(6)をパターニングしてトランスファゲ
ート兼ストレージ電極を形成する工程と、該注入マスク
膜(7)および受光領域形成予定領域を開口したレジス
ト膜をマスクにして。
該基板(2)内にその表面より反対導電型不純物を注入
し、パターニングされた該注入マスク膜(7)の他の側
に自己整合して受光領域(3)を形成する工程とを有す
る固体撮像装置の製造方法、あるいは6)パターニング
された前記注入マスク膜(7)および受光領域形成予定
領域を開口した前記レジスト膜をマスクにして、前記受
光領域(3)の表面に一導電型不純物を導入する工程を
有することを特徴とする前記1)記載の固体撮像装置の
製造方法、あるいは 7)前記注入マスク膜(7)が二酸化シリコン膜、シリ
サイド膜、またはこれらの膜から構成される多層構造で
ある前記5)あるいは6)記載の固体撮像装置の製造方
法により達成される。
し、パターニングされた該注入マスク膜(7)の他の側
に自己整合して受光領域(3)を形成する工程とを有す
る固体撮像装置の製造方法、あるいは6)パターニング
された前記注入マスク膜(7)および受光領域形成予定
領域を開口した前記レジスト膜をマスクにして、前記受
光領域(3)の表面に一導電型不純物を導入する工程を
有することを特徴とする前記1)記載の固体撮像装置の
製造方法、あるいは 7)前記注入マスク膜(7)が二酸化シリコン膜、シリ
サイド膜、またはこれらの膜から構成される多層構造で
ある前記5)あるいは6)記載の固体撮像装置の製造方
法により達成される。
第1〜第4の発明:
本発明は基板上に形成された1層目ポリシリコン膜(ま
たはこの膜とエツチングマスク膜との積層膜)を用いて
トランスファゲートを単独に形成してトランスファゲー
トに自己整合して受光領域および埋込チャネル層を形成
することにより、正確で均一なゲート長を確保するよう
にしたものである。
たはこの膜とエツチングマスク膜との積層膜)を用いて
トランスファゲートを単独に形成してトランスファゲー
トに自己整合して受光領域および埋込チャネル層を形成
することにより、正確で均一なゲート長を確保するよう
にしたものである。
また、トランスファゲートをマスクにして不純物を注入
するため、 CODの埋込チャネル層やチャネルストッ
プ領域を形成するためプロセスマージンが増大すること
になる。
するため、 CODの埋込チャネル層やチャネルストッ
プ領域を形成するためプロセスマージンが増大すること
になる。
本発明の半導体装置を実現するために、トランスファゲ
ートを導電膜とエツチングマスク膜からなる積層パター
ンとして、 CCDのストレージ電極を形成する際のパ
ターニングを可能とし、かつトランスファゲートのパタ
ーンの側面でストレージ電極に接続する構造としている
。
ートを導電膜とエツチングマスク膜からなる積層パター
ンとして、 CCDのストレージ電極を形成する際のパ
ターニングを可能とし、かつトランスファゲートのパタ
ーンの側面でストレージ電極に接続する構造としている
。
第5.第6の発明:
本発明は2例えば厚い酸化膜で形成され、かつゲート長
を決定する注入マスクを用いて、ポリシリコン膜を通し
て基板内にイオン注入し、注入マスクに自己整合して埋
込チャネル層を形成し、このポリシリコン膜をパターニ
ングしてトランスファゲート兼ストレージ電極を形成し
、つぎに注入マスクに自己整合して受光領域を形成する
ため。
を決定する注入マスクを用いて、ポリシリコン膜を通し
て基板内にイオン注入し、注入マスクに自己整合して埋
込チャネル層を形成し、このポリシリコン膜をパターニ
ングしてトランスファゲート兼ストレージ電極を形成し
、つぎに注入マスクに自己整合して受光領域を形成する
ため。
トランスファゲートのゲート長は注入マスクの精度のみ
に依存することになり、その結果ゲート長の制御精度を
向上するようにしたものである。
に依存することになり、その結果ゲート長の制御精度を
向上するようにしたものである。
これらの発明では第1〜第4の発明のように。
トランスファゲートとストレージ電極を別々に作る必要
がなく、製造工程が単純化される。
がなく、製造工程が単純化される。
第1図(a)、 (b)は第3(第1)発明の一実施例
を説明する固体撮像装置の平面図とA−A断面図である
。
を説明する固体撮像装置の平面図とA−A断面図である
。
この実施例は、第3の発明に対応するものである。
図において、lはn−3i基板、2はp型ウェル。
3はフォトダイオードのn型受光領域、4はCCDレジ
スタのn型埋込チャネル層、5はゲート絶縁膜で二酸化
シリコン(SiOz)膜、6はトランスファゲートでポ
リシリコン膜、7はエツチングマスク膜で5in2膜、
8はCCDレジスタのストレージ電極でポリシリコン膜
、9はCCDレジスタのバリア電極でポリシリコン膜で
ある。
スタのn型埋込チャネル層、5はゲート絶縁膜で二酸化
シリコン(SiOz)膜、6はトランスファゲートでポ
リシリコン膜、7はエツチングマスク膜で5in2膜、
8はCCDレジスタのストレージ電極でポリシリコン膜
、9はCCDレジスタのバリア電極でポリシリコン膜で
ある。
なお、特許請求の範囲の半導体基板はこの例ではp型ウ
ェルに相当する。
ェルに相当する。
この例では基板に形成されたウェル内に素子形成してい
るが、半導体基板自身に素子形成してもよい。
るが、半導体基板自身に素子形成してもよい。
この実施例は第3の発明に対応するものであるか、第1
の発明に対応する実施例は、エツチングマスク膜7が省
略され、トランスファゲート6上に直接ストレージ電極
8が積層される。
の発明に対応する実施例は、エツチングマスク膜7が省
略され、トランスファゲート6上に直接ストレージ電極
8が積層される。
第2図(a)〜(k)は第4(第2)の発明の一実施例
の製造工程説明図である。
の製造工程説明図である。
この実施例は、第4の発明に対応するものである。
第2図(a)、 (C1,(e)、億)、 (i)、
(k)はA−A断面図で、第2図fb)、 (d)、げ
)、 (h)、 (j)は順に断面図に対応する平面図
である。
(k)はA−A断面図で、第2図fb)、 (d)、げ
)、 (h)、 (j)は順に断面図に対応する平面図
である。
第2図(a)、 (b)において、熱酸化によりp型ウ
ェル2上にゲート絶縁膜として厚さ500人のSiO□
膜5を形成する。
ェル2上にゲート絶縁膜として厚さ500人のSiO□
膜5を形成する。
つぎに、気相成長(CVD)法により、厚さ3000人
の1層目ポリシリコン膜を成長し、不純物をドープし、
その上にCVD法により厚さ2000人の5in2膜を
成長し9通常のりソグラフィを用いてパターニングして
ポリシリコン膜からなるトランスファゲート6と5in
2膜からなるエツチングマスク膜7を形成する。
の1層目ポリシリコン膜を成長し、不純物をドープし、
その上にCVD法により厚さ2000人の5in2膜を
成長し9通常のりソグラフィを用いてパターニングして
ポリシリコン膜からなるトランスファゲート6と5in
2膜からなるエツチングマスク膜7を形成する。
第2図(C1,(d)において、基板上に埋込チャネル
層4の形成予定領域を開口したレジスト膜21を形成し
、レジスト膜21およびトランスファゲート6とエツチ
ングマスク膜7の積層パターンをマスクにして燐イオン
(P+)を注入してn型埋込チャネル層4を形成する。
層4の形成予定領域を開口したレジスト膜21を形成し
、レジスト膜21およびトランスファゲート6とエツチ
ングマスク膜7の積層パターンをマスクにして燐イオン
(P+)を注入してn型埋込チャネル層4を形成する。
P”の注入条件は、エネルギー160 KeV、ドーズ
量3 X 10 ’ 2cm”−”である。
量3 X 10 ’ 2cm”−”である。
次いで、レジスト膜21を除去する。
第2図(e)、 (f)において、基板上に素子分離領
域を開口したレジスト膜22を形成し、レジスト膜22
およびトランスファゲート6とエツチングマスク膜7の
積層パターンをマスクにして硼素イオン(B+)を導入
してp型チャネルストップ領域を形成する。
域を開口したレジスト膜22を形成し、レジスト膜22
およびトランスファゲート6とエツチングマスク膜7の
積層パターンをマスクにして硼素イオン(B+)を導入
してp型チャネルストップ領域を形成する。
B+の注入条件は、エネルギー50 KeV、ドーズ量
IX 10I10l3”である。
IX 10I10l3”である。
この例では、低暗電流化のためLOGO3(部分酸化)
法による素子分離酸化膜を省略してp型チャネルストッ
プ領域のみで素子分離を行っている。
法による素子分離酸化膜を省略してp型チャネルストッ
プ領域のみで素子分離を行っている。
次いで、レジスト膜22を除去する。
第2図(g)、 (h)において、基板上全面に厚さ4
000人の2層目ポリシリコン膜を成長し1選択的に形
成したレジスト膜23をマスクにしてパターニングし、
ストレージ電極8を形成する。
000人の2層目ポリシリコン膜を成長し1選択的に形
成したレジスト膜23をマスクにしてパターニングし、
ストレージ電極8を形成する。
このとき、トランスファゲート6はエツチングマスク膜
7の存在によりエツチングされずにパターンが残る。
7の存在によりエツチングされずにパターンが残る。
ここで、トランスファゲート6の側面はストレージ電極
8と電気的に接続している。
8と電気的に接続している。
次いで、レジスト膜23を除去する。
第2図(i)、 (j)において、 SiO□膜5を除
去した後。
去した後。
基板上全面に、熱酸化により厚さ500人のSiO□膜
11膜形1し、 CVD法により厚さ4000人の3層
目ポリシリコン膜を成長して、不純物をドープし、パタ
ーニングしてバリア電極9を形成する。
11膜形1し、 CVD法により厚さ4000人の3層
目ポリシリコン膜を成長して、不純物をドープし、パタ
ーニングしてバリア電極9を形成する。
第2図(k)において、トランスファゲート6、エツチ
ングマスク膜7.ストレージ電極8.バリア電極9及び
レジスト膜24をマスクにして、基板内にりんをドープ
し受光領域3を形成する。
ングマスク膜7.ストレージ電極8.バリア電極9及び
レジスト膜24をマスクにして、基板内にりんをドープ
し受光領域3を形成する。
受光領域3の形成は、この例ではバリア電極9の形成後
に行ったが、トランスファゲート6形成後なら何時行っ
てもよい。例えば、第2図(C)、 (e)の工程の後
がよい。この場合は、トランスファゲート6と別に形成
したレジスト膜24をマスクにしてドープする。
に行ったが、トランスファゲート6形成後なら何時行っ
てもよい。例えば、第2図(C)、 (e)の工程の後
がよい。この場合は、トランスファゲート6と別に形成
したレジスト膜24をマスクにしてドープする。
トランスファゲート6にメタルあるいはポリシリコンと
金属シリサイドの複合膜であるポリサイド膜を用いる場
合は、第2図(g)、 (h)の工程が終了後、トラン
スファゲート6の側面に金属面が露出するため、熱酸化
によるSiO□膜11膜形1はできない。
金属シリサイドの複合膜であるポリサイド膜を用いる場
合は、第2図(g)、 (h)の工程が終了後、トラン
スファゲート6の側面に金属面が露出するため、熱酸化
によるSiO□膜11膜形1はできない。
この場合は、トランスファゲート6がバリア電極9と接
触しないように考慮する必要がある。
触しないように考慮する必要がある。
この実施例は第4の発明に対応するものであるが、第2
の発明に対応する実施例はエツチングマスク膜7を省略
する。
の発明に対応する実施例はエツチングマスク膜7を省略
する。
この場合は、トランスファゲート6の上に直にストレー
ジ電極8形成用の導電膜を被着すると。
ジ電極8形成用の導電膜を被着すると。
トランスファゲート6の領域はトランスファゲート6の
分だけ導電膜の厚さが厚くなっているので。
分だけ導電膜の厚さが厚くなっているので。
他の領域との厚さの差によりストレージ電極8を形成す
るパターニング後もトランスファゲート6は残る。
るパターニング後もトランスファゲート6は残る。
以上の理由により、エツチングマスク膜7を省略しても
よいことがわかる。
よいことがわかる。
実施例では、トランスファゲート6がストレージ電極8
に接続する場合について説明したが。
に接続する場合について説明したが。
CCDの駆動方式によりトランスファゲート6がバリア
電極9に接続する場合もあるが、この場合に対してもス
トレージ電極8をバリア電極9に置き換えれば本発明の
適用は可能である。
電極9に接続する場合もあるが、この場合に対してもス
トレージ電極8をバリア電極9に置き換えれば本発明の
適用は可能である。
つぎに、第5および第6の発明の実施例について説明す
る。
る。
第3図(a)〜げ)は第5の発明の一実施例を説明する
断面図である。
断面図である。
第3図(a)において、熱酸化によりp型ウェル2上に
ゲート絶縁膜として厚さ500Aの5iOz膜5を形成
する。
ゲート絶縁膜として厚さ500Aの5iOz膜5を形成
する。
つぎに、 CVD法により、厚さ1500人のポリシリ
コン膜(導電膜)6および厚さ5000人のSiO2膜
(注入マスク膜)7をこの順に成長する。
コン膜(導電膜)6および厚さ5000人のSiO2膜
(注入マスク膜)7をこの順に成長する。
第3図(b)において9通常のりソグラフィを用いて形
成された。トランスファゲートのゲート長を決定するレ
ジスト膜31をマスクにして5i02膜7をエツチング
する。
成された。トランスファゲートのゲート長を決定するレ
ジスト膜31をマスクにして5i02膜7をエツチング
する。
このときのエツチング条件は9反応ガスとしてCHF、
を用い、これを0.2 Torrに減圧した雰囲気中で
RF主電力基板当たり400W印加する。
を用い、これを0.2 Torrに減圧した雰囲気中で
RF主電力基板当たり400W印加する。
このエツチング条件では、ポリシリコン膜6はSiO□
膜7よりエツチングレートが小さいため2選択的なエツ
チングができる。
膜7よりエツチングレートが小さいため2選択的なエツ
チングができる。
次いて、レジスト膜31を除去する。
第3図(C1において、基板上に埋込チャネル層4の形
成予定領域を開口したレジスト膜32を形成しパターニ
ングされたレジスト膜32およびSiO□膜7をマスク
にしてP+を注入してn壁埋込チャネル層4を形成する
。
成予定領域を開口したレジスト膜32を形成しパターニ
ングされたレジスト膜32およびSiO□膜7をマスク
にしてP+を注入してn壁埋込チャネル層4を形成する
。
P+の注入条件は、エネルギー250 KeV、ドーズ
量5X 10110l2’である。
量5X 10110l2’である。
次いで、レジスト膜32を除去する。
第3図(d)において、トランスファゲート兼ストレー
ジ電極の形成予定領域を開口したレジスト膜33および
SiO□膜7をマスクにして、ポリシリコン膜6をエツ
チングしてポリシリコンからなるトランスファゲート兼
ストレージ電極を形成する。
ジ電極の形成予定領域を開口したレジスト膜33および
SiO□膜7をマスクにして、ポリシリコン膜6をエツ
チングしてポリシリコンからなるトランスファゲート兼
ストレージ電極を形成する。
第3図(e)において、受光領域を開口したレジスト膜
34およびSiO□膜7をマスクにして、基板内にP+
を注入して受光領域3を形成する。
34およびSiO□膜7をマスクにして、基板内にP+
を注入して受光領域3を形成する。
P+の注入条件は、エネルギー300 KeV、ドーズ
量3X1012cm−’である。
量3X1012cm−’である。
第3図げ)はレジスト膜34を除去した図である。
以上の工程により、トランスファゲートのゲート長は選
択的に生成されたレジスト膜31のみにより決定される
ため、トランスファゲートのしきい値は安定する。
択的に生成されたレジスト膜31のみにより決定される
ため、トランスファゲートのしきい値は安定する。
第4図(a)〜げ)は第6の発明の一実施例を説明する
断面図である。
断面図である。
第4図(a)において、熱酸化によりp型ウェル2上に
ゲート絶縁膜として厚さ500人のSiO□膜5を形成
する。
ゲート絶縁膜として厚さ500人のSiO□膜5を形成
する。
つぎに、 CVD法により、厚さ1500人のポリシリ
コン膜(導電膜)6および厚さ5000人の5iOz膜
(注入マスク膜)7をこの順に成長する。
コン膜(導電膜)6および厚さ5000人の5iOz膜
(注入マスク膜)7をこの順に成長する。
第4図(b)において1通常のりソグラフィを用いて形
成され、トランスファゲートのゲート長を決定するレジ
スト膜41をマスクにしてSin、膜7をエツチングす
る。
成され、トランスファゲートのゲート長を決定するレジ
スト膜41をマスクにしてSin、膜7をエツチングす
る。
このときのエツチングは、第3図と同一エツチング条件
で行い、ポリシリコン膜6は5iOz膜7よりエツチン
グレートが小さいため1選択的なエツチングができる。
で行い、ポリシリコン膜6は5iOz膜7よりエツチン
グレートが小さいため1選択的なエツチングができる。
次いで、レジスト膜41を除去する。
第4図(C)において、基板上に埋込チャネル層4の形
成予定領域を開口したレジスト膜42を形成し。
成予定領域を開口したレジスト膜42を形成し。
パターニングされたレジスト膜42およびS i02膜
7をマスクにしてP+を注入してn壁埋込チャネル層4
を形成する。
7をマスクにしてP+を注入してn壁埋込チャネル層4
を形成する。
P+の注入条件は、エネルギー250 Key、ドーズ
量5X 10”cm−2である。
量5X 10”cm−2である。
次いで、レジスト膜42を除去する。
第4図(d)において、トランスファゲート兼ストレー
ジ電極の形成予定領域を開口したレジスト膜(内側にS
iO2膜7を含んで形成されている)43をマスクにし
て、ポリシリコン膜6をエツチングしてポリシリコンか
らなるトランスファゲート兼ストレージ電極を形成する
。
ジ電極の形成予定領域を開口したレジスト膜(内側にS
iO2膜7を含んで形成されている)43をマスクにし
て、ポリシリコン膜6をエツチングしてポリシリコンか
らなるトランスファゲート兼ストレージ電極を形成する
。
第4図(e)において、受光領域を開口したレジスト膜
34およびSiO□膜7をマスクにして、基板内にP+
を注入して受光領域3を形成する。
34およびSiO□膜7をマスクにして、基板内にP+
を注入して受光領域3を形成する。
P+の注入条件は、エネルギー300 KeV、ドーズ
量3 X 10 ” cm”である。
量3 X 10 ” cm”である。
この際、ポリシリコン膜6が膜厚1500人と薄いため
P+は貫通し、 5i02膜7には膜厚5000Aと厚
いためP+は遮断されるため、受光領域3はSiO□膜
7に自己整合して形成される。
P+は貫通し、 5i02膜7には膜厚5000Aと厚
いためP+は遮断されるため、受光領域3はSiO□膜
7に自己整合して形成される。
つぎに、受光領域3のフォトダイオードの暗電流を抑え
るために、受光領域3のn型表面と熱酸化のSin、膜
5との界面準位からの電荷を抑えることを目的として、
n型の受光領域3の表面にp型不純物をドープしてp型
頭域3pを形成する。
るために、受光領域3のn型表面と熱酸化のSin、膜
5との界面準位からの電荷を抑えることを目的として、
n型の受光領域3の表面にp型不純物をドープしてp型
頭域3pを形成する。
そのためにレジスト膜44と前記パターニングされたポ
リシリコン膜6をマスクにして9例えば。
リシリコン膜6をマスクにして9例えば。
B+をエネルギー25 KeV、ドーズ量lXl0”C
F”で注入する。
F”で注入する。
第4図(f)はレジスト膜44を除去した図である。
以上の工程により、この例もトランスファゲートのゲー
ト長は選択的に生成されたレジスト膜41のみにより決
定されるため、トランスファゲートのしきい値は安定し
、また、自己整合の工程を用いてCCDに特有な界面準
位による暗電流を抑えることができる。
ト長は選択的に生成されたレジスト膜41のみにより決
定されるため、トランスファゲートのしきい値は安定し
、また、自己整合の工程を用いてCCDに特有な界面準
位による暗電流を抑えることができる。
第3図および第4図の実施例で用いた5in2膜7の代
わりに、シリサイド膜等の導電膜、あるいは導電膜と酸
化膜の多層膜で形成すると、シリサイド膜が遮光膜の役
目をなし、 CCDのスミア特性を向上することができ
る。
わりに、シリサイド膜等の導電膜、あるいは導電膜と酸
化膜の多層膜で形成すると、シリサイド膜が遮光膜の役
目をなし、 CCDのスミア特性を向上することができ
る。
以上説明したように本発明によれば、トランスファゲー
トのゲート長のばらつきを低減して均一なゲート長を確
保できるようになり、トランスファゲートのしきい値電
圧を安定化することができた。
トのゲート長のばらつきを低減して均一なゲート長を確
保できるようになり、トランスファゲートのしきい値電
圧を安定化することができた。
また、チャネルストップ領域やCCDレジスタの埋込チ
ャネル層がトランスファゲートに自己整合して形成され
るため、製造プロセスの余裕を増大することができた。
ャネル層がトランスファゲートに自己整合して形成され
るため、製造プロセスの余裕を増大することができた。
さらに、フォトダイオードの暗電流を抑える工程を自己
整合により行えるようになった。
整合により行えるようになった。
第1図(al、 (b)は第3(第1)本発明の一実施
例を説明する固体撮像装置の平面図とA−A断面図。 第2図(a)〜(k)は第4(第2)本発明の一実施例
の製造工程説明図。 第3図(a)〜げ)は第5の発明の一実施例を説明する
断面図。 第4図(a)〜げ)は第6の発明の一実施例を説明する
断面図。 第5図(a)、 (b)は従来例を説明する固体撮像装
置の平面図A−Aと断面図である。 図において。 lはn−3i基板。 2はp型ウェル。 3はフォトダイオードのn型受光領域。 4はCCDレジスタのn型埋込チャネル層。 5はゲート絶縁膜で5iOz膜。 6はトランスファゲートでポリシリコン膜。 7はエツチングマスク膜または注入マスク膜で5iOz
膜。 8はCCDレジスタのストレージ電極。 9はCCDレジスタのバリア電極 IOはトランスファゲート兼 CCDレジスタのストレージ電極 実オ也例の平面図と断面図 第 図 づr 方色イダI#Mul−オス名矢−日1”l[u第 ? 図(千の?) 第5発昨の実施0づのど面図 第 3 囚 第 図
例を説明する固体撮像装置の平面図とA−A断面図。 第2図(a)〜(k)は第4(第2)本発明の一実施例
の製造工程説明図。 第3図(a)〜げ)は第5の発明の一実施例を説明する
断面図。 第4図(a)〜げ)は第6の発明の一実施例を説明する
断面図。 第5図(a)、 (b)は従来例を説明する固体撮像装
置の平面図A−Aと断面図である。 図において。 lはn−3i基板。 2はp型ウェル。 3はフォトダイオードのn型受光領域。 4はCCDレジスタのn型埋込チャネル層。 5はゲート絶縁膜で5iOz膜。 6はトランスファゲートでポリシリコン膜。 7はエツチングマスク膜または注入マスク膜で5iOz
膜。 8はCCDレジスタのストレージ電極。 9はCCDレジスタのバリア電極 IOはトランスファゲート兼 CCDレジスタのストレージ電極 実オ也例の平面図と断面図 第 図 づr 方色イダI#Mul−オス名矢−日1”l[u第 ? 図(千の?) 第5発昨の実施0づのど面図 第 3 囚 第 図
Claims (1)
- 【特許請求の範囲】 1)一導電型半導体基板(2)内にその表面より、相互
に間隔を開けて形成された反対導電型の受光領域(3)
および反対導電型の埋込チャネル層(4)と、該受光領
域(3)と該埋込チャネル層(4)の間の該基板上にゲ
ート絶縁膜を介して形成されたトランスファゲート(6
)と、 該埋込チャネル層(4)上において、ゲート絶縁膜を介
しかつ該トランスファゲート(6)に電気的に接続して
形成されたストレージ電極(8)と、該埋込チャネル層
(4)上において、ゲート絶縁膜を介しかつ該ストレー
ジ電極(8)と層間絶縁膜を挟んで一部重畳して形成さ
れたバリア電極(9)とを有することを特徴とする固体
撮像装置。 2)一導電型半導体基板(2)上にゲート絶縁膜(5)
を形成する工程と、 該ゲート絶縁膜(5)上にトランスファゲート(6)を
形成する工程と、 該トランスファゲート(6)および埋込チャネル層形成
予定領域を開口したレジスト膜をマスクにして、該基板
(2)内にその表面より反対導電型不純物を注入して埋
込チャネル層(4)を形成する工程と、該トランスファ
ゲート(6)および素子分離領域を開口したレジスト膜
をマスクにして、該基板(2)内にその表面より一導電
型不純物を注入してチャネルストップ領域を形成する工
程と、 該トランスファゲート(6)および受光領域形成予定領
域を開口したレジスト膜をマスクにして、該基板(2)
内にその表面より反対導電型不純物を注入して受光領域
(3)を形成する工程と、 該基板上に該ゲート絶縁膜(5)を介して、該トランス
ファゲート(6)および該埋込チャネル層(4)上にス
トレージ電極(8)を形成する工程と、 該埋込チャネル層(4)上において、ゲート絶縁膜を介
しかつ該ストレージ電極(8)と層間絶縁膜を挟んで一
部重畳してバリア電極(9)を形成する工程とを有する
ことを特徴とする固体撮像装置の製造方法。 3)一導電型半導体基板(2)内にその表面より、相互
に間隔を開けて形成された反対導電型の受光領域(3)
および反対導電型の埋込チャネル層(4)と、該受光領
域(3)と該埋込チャネル層(4)の間の該基板上にゲ
ート絶縁膜(5)を介して順に堆積されたトランスファ
ゲート(6)およびエッチングマスク膜(7)の積層パ
ターンと、 該埋込チャネル層(4)上において、該ゲート絶縁膜(
5)を介しかつ該エッチングマスク膜(7)の一部を覆
って形成された導電膜からなるストレージ電極(8)と
、 該埋込チャネル層(4)上において、ゲート絶縁膜を介
しかつ該ストレージ電極(8)と層間絶縁膜を挟んで一
部重畳して形成されたバリア電極(9)とを有し、 該エッチングマスク膜(7)は該導電膜に対して同一エ
ッチング条件で耐蝕性を持つ材料からなり、該ストレー
ジ電極(8)は該トランスファゲート(6)に電気的に
接続されていることを特徴とする固体撮像装置。 4)一導電型半導体基板(2)上にゲート絶縁膜(5)
を形成する工程と、 該ゲート絶縁膜(5)上に順にトランスファゲート(6
)およびエッチングマスク膜(7)の積層パターンを形
成する工程と、 該積層パターンおよび埋込チャネル層形成予定領域を開
口したレジスト膜をマスクにして、該基板(2)内にそ
の表面より反対導電型不純物を注入して埋込チャネル層
(4)を形成する工程と、該積層パターンおよび素子分
離領域を開口したレジスト膜をマスクにして、該基板(
2)内にその表面より一導電型不純物を注入してチャネ
ルストップ領域を形成する工程と、 該積層パターンおよび受光領域形成予定領域を開口した
レジスト膜をマスクにして、該基板(2)内にその表面
より反対導電型不純物を注入して受光領域(3)を形成
する工程と、 該基板上に該ゲート絶縁膜(5)を介して導電膜を被着
し、該エッチングマスク膜(7)および該埋込チャネル
層(4)上のストレージ電極(8)の形成予定領域を被
覆したレジスト膜をエッチングマスクにして、該導電膜
をエッチングしてストレージ電極(8)を形成する工程
と、 該埋込チャネル層(4)上において、ゲート絶縁膜を介
しかつ該ストレージ電極(8)と層間絶縁膜を挟んで一
部重畳してバリア電極(9)を形成する工程とを有する
ことを特徴とする固体撮像装置の製造方法。 5)一導電型半導体基板(2)上にゲート絶縁膜(5)
を形成する工程と、 該ゲート絶縁膜(5)上に順に導電膜(6)および注入
マスク膜(7)を被着する工程と、 該注入マスク膜(7)をパターニングしてトランスファ
ゲートの領域を残す工程と、 パターニングされた該注入マスク膜(7)および埋込チ
ャネル層形成予定領域を開口したレジスト膜をマスクに
して、該導電膜(6)を通して該基板(2)内にその表
面より反対導電型不純物を注入し、パターニングされた
該注入マスク膜(7)の片側に自己整合して埋込チャネ
ル層(4)を形成する工程と、該導電膜(6)をパター
ニングしてトランスファゲート兼ストレージ電極を形成
する工程と、 該注入マスク膜(7)および受光領域形成予定領域を開
口したレジスト膜をマスクにして、該基板(2)内にそ
の表面より反対導電型不純物を注入し、パターニングさ
れた該注入マスク膜(7)の他の側に自己整合して受光
領域(3)を形成する工程とを有することを特徴とする
固体撮像装置の製造方法。 6)パターニングされた前記注入マスク膜(7)および
受光領域形成予定領域を開口した前記レジスト膜をマス
クにして、前記受光領域(3)の表面に一導電型不純物
を導入する工程を有することを特徴とする請求項5記載
の固体撮像装置の製造方法。 7)前記注入マスク膜(7)が二酸化シリコン膜、シリ
サイド膜、またはこれらの膜から構成される多層構造で
あることを特徴とする請求項5あるいは6記載の固体撮
像装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2331120A JPH04127473A (ja) | 1990-06-29 | 1990-11-29 | 固体撮像装置およびその製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17200290 | 1990-06-29 | ||
JP2-172002 | 1990-06-29 | ||
JP2331120A JPH04127473A (ja) | 1990-06-29 | 1990-11-29 | 固体撮像装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04127473A true JPH04127473A (ja) | 1992-04-28 |
Family
ID=26494516
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2331120A Pending JPH04127473A (ja) | 1990-06-29 | 1990-11-29 | 固体撮像装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04127473A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008263041A (ja) * | 2007-04-11 | 2008-10-30 | Sharp Corp | 半導体装置の製造方法、半導体装置、固体撮像素子、mosトランジスタおよび電子情報機器 |
-
1990
- 1990-11-29 JP JP2331120A patent/JPH04127473A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008263041A (ja) * | 2007-04-11 | 2008-10-30 | Sharp Corp | 半導体装置の製造方法、半導体装置、固体撮像素子、mosトランジスタおよび電子情報機器 |
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