JPH04122986A - 画像データｄｍａ転送制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （目　次〕 概要 産業上の利用分野 従来の技術（第９図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例（第２図乃至第８図） 発明の効果 〔概　要〕 帰線期間内にＤＭＡ転送を行なう画像データＤＭＡ転送
方式に関し、 画像データ表示機能への画像データの高速転送を為して
自然な表示画面を表示させることを目的とし、 シリアル画像データ転送線からのシリアル画像データを
受信処理バッファに取り込み、その画像データをディス
プレイバッファへ転送してディスプレイ制御回路の制御
の下にディスプレイ装置に表示する画像データ表示シス
テムにおいて、前記受信処理バッファと前記ディスプレ
イバッファとの間に設けられたデータ転送系と、前記受
信処理バッファに読み出しアドレスを供給し、前記ディ
スプレイバッファに書き込みアドレスを供給するアドレ
ス供給系と、帰線期間開始時に、前記ディスプレイ制御
回路から出力される割り込み信号に応答して転送許可信
号を発生する転送制御手段とを設け、前記転送許可信号
で前記データ転送系、及びアドレス供給系を動作させて
前記受信処理バッファの画像データを前記ディスプレイ
バッファへ転送書き込むようにして構成した。

〔産業上の利用分野〕

本発明は、帰線期間内にＤＭＡ転送を行なう画像データ
ＤＭＡ転送方式に関する。

シリアル回線に接続されるディジタル端末装置、例えば
ＰＯ５１置等においては、コマンド制御により画像デー
タの送受制御を行なうようになって来ている。そのよう
な端末系におけるシリアル回線のデータ転送速度は、当
該端末装置のＣＲＴ表示で要求されるデータ処理速度よ
りもかなり低速度である。そのような画像データの受信
表示系におけるＣＲＴ表示装置のデータ処理機能を高め
る技術として、高機能なコマンド制御方式（ＳＣＲＯＬ
Ｌコマンド等）が用いられるに至っている。

〔従来の技術］ 従来のＰＯ３装置において用いられる簡易なＣＲＴ制御
回路における画像表示制御に安価な１チンプＣＰＵを用
いている。そのような画像表示制御系（第９図参照）に
おいては、ＣＲＴ画面のりフレンシュ期間内の空き時間
にＣＲＴバッファ１３０へのアクセスを為し得るサイク
ルスチール等の技術を用いることが出来ない。その代用
として、帰線期間を利用したＣＰＵバッファ１３０から
ＣＲＴハンファ１３２へのデータ転送と、ＣＲＴ画面の
リフレッシュ期間を利用したＣＰＵによるデータ処理と
を用いている。前記データ転送における画像データは、
ＣＰＵにおいて受信されてそのＣＰＵバッファ１３０へ
展開された後に、そのＣＰＵバッファ１３０からＣＲＴ
バッファ１３２へ展開される。又、ＣＲＴバンファ１３
２内のデータ更新等のデータ処理は、シリアル回線１２
０、インターフェイス回路１２１を経て受信される前述
の５ＣＲＯＬＬコマンド等に応答したＣＰＵ　１２２に
よって、すべて前記ＣＰＵハ、ファ１３０において行わ
れる。しかし、そのＣＰＵバッファ１３０へのアクセス
は、前記リフレッシュ期間内は禁止される構成となって
いる。従って、ＣＰＵバッファ１３０へのアクセスも、
帰線期間内ｃこ行なう必要がある。

［発明が解決しようとする課題〕 前述のように、ＣＰＬＩハソファ１３０へのアクセスは
、帰線期間内でのみ許容し得るシステム構成とされてい
るため、そのアクセス可能期間内にそれに要するデータ
処理をｃＰＵによるコマンド処理に委ねる技術、例えば
前述の５ＣＲＯＬＬコマンド等を用いての処理を行なお
うとすれば、その５ＣＲＯＬＬコマンド等による多量の
データ処理を期待しても、そのコマンド処理制御系に内
在する転送遅れが入る。そのため、第１０図に示すよう
に画面上の成る表示位置に文字Ａを表示した直後に、核
酸る表示位置より表示制御上前に来る他の表示位置の表
示文字をＢに変更する表示変更コマンドを受信したとき
、ＣＰＵバッファ１３０からＣＲＴ八ッマッファ１３２
送される文字Ｂは時間的に遅れてＣＲＴバッファ１３２
へ書き込まれる。従って、表示文字Ａと表示文字Ｂとが
、送信側における画面表示と異なる画面表示となって表
示画面に不自然さが現れる。又、この関係は、行スクロ
ールを行なう５ＣＲＯＬＬコマンド等においても生ずる
。これらいずれの処理においても、その処理のためにＣ
ＰＵに掛かる負担の増大は避けられず、そのために画像
転送制御系の処理速度の低下から免れ得ない。

本発明は、斯かる技術的課題に鑑みて創作されたもので
、画像データ表示機能への画像データの高速転送を為し
て自然な表示画面を映し出すの役立つ画像データＤＭＡ
転送制御方弐を提供することを目的とする。

〔課題を解決するための手段； 第１図は、本発明の原理ブロック図である。この図に示
すように、請求項１に記載の発明は、ノリアル画像デー
タ転送綿２からのシリアル函像データを受信処理バッフ
ァ４に取り込み、その画像データをディスプレイバッフ
ァ６へ転送してディスプレイ制御回路８の制御の下にデ
ィスプレイ装置１０に表示する画像データ表示システム
に、次の構成要素を設ける。その構成要素は、前記受信
処理バッファ４と前記デイスプレイノ＼７フア６との間
に設けられたデータ転送系１２と、前記受信処理バッフ
ァ４に読み出しアドレスを供給し、前記ディスプレイバ
ッファ６に書き込みアドレスを供給するアドレス供給系
１４と、帰線期間開始時に、前記ディスプレイ制御回路
８から出力される割り込み信号に応答して転送許可信号
を発生する転送制御手段１６とである。そして、前記転
送許可信号で前記データ転送系１２、及びアドレス供給
系１４を動作させて前記受信処理ハ・ノファ４の画像デ
ータを前記ディスプレイハ・ノファ６へ転送書き込むよ
うにして、請求項１に記載の発明は構成される。

請求項２に記載の発明は、前記請求項１に記載の発明の
前記転送制御手段１６は、前記アドレス供給系１４は、
前記受信処理バッファ４への受信制御を行なう中央処理
装置を有して構成され、前記アドレス供給系１４は、前
記中央処理装置のデータ／アドレス出力に出力されて来
るデータとアドレスとを分離するアドレスラッチイネー
ブル信号に応答して発生させるように構成されて成る。

〔作　用〕

第１図に示す前記シリアル画像データ転速線２を経て受
信された画像データは、従来と同様に、前記受信処理バ
ッファ４に取り込まれる。その受信処理バッファ４から
ディスプレイバッファ６への転送は、帰線期間開始時に
、前記ディスプレイ制御回路８から出力された割り込み
信号を受は取った転送制御手段１６が発生した転送許可
信号によって開始される。この転送は、前記転送許可信
号によってデータ転送系１２を転送可能に置く。

これと同時に、前記転送許可信号に応答したアドレス供
給系１４が、受信処理バッファ４に読み出しアドレスを
供給し、且つディスプレイバッファ６に書き込みアドレ
スを供給する。こうして、受信処理バッファ４から読み
出された画像データは、前記データ転送系１２を経て前
記ディスプレイバッファ６に書き込まれる。

帰線期間終了時には、前記ＤＭＡ転送は終了させられる
。

従来のように、ＣＰＵによる処理が、受信処理バッファ
４からディスプレイバッファ６への転送に介在して来な
いから、画像データの高速な転送が、可能になり、その
転送遅れから生ずる表示画面に現れる不自然さを除くの
に寄与する。又、その転送にＣＰＵはその処理能力を負
担する必要はなくなる。

又、前記転送制御手段１６を前記受信処理バッファ４へ
の受信処理を行なう中央処理装置で構成し、前記アドレ
ス供給系１４を前記中央処理装置から出力されるデータ
／アドレス分離信号を用いれば、ＣＰＵと、ＣＲＴ制御
回路との同期を取るための同期回路が、不要になる。

［実施例］ 第２図は、本発明の一実施例を示す。この図に示すよう
に、この実施例は、ＣＰＵ２２、転送制御用回路２４、
ＣＲＴ制御回路２６、ｃｐｕバッファ３０、及びＣＲＴ
ハソファ３２を構成要素としテ有スる。ＣＰＵ２２へは
シリアル回線２０が接続されている。ＣＲＴ制御回路２
６には、ＣＲＴ表示詰置装８が接続されている。そのＣ
ＲＴ制御回路２６からＣＰＵ２２へ割り込み信号線２３
が延びている。ＣＰＵ２２と転送制御回路２４との間に
ＣＰＵデータバス３４、ＣＰＵアドレスバス３８、ＣＰ
Ｕバッファ読み出し制御線４２、転送許可信号線４４及
びＡＬＥ信号線４６が設けられている。ＣＰＵバッファ
読み出し制御綿４２は、第３０のライトイＺ、−プル信
号＊Ｗの出力に接続され、第７図に示すように裔レベル
のとき、読み出じ制御を表し、低レベルのとき書き込み
制御を表じでいる。これと同様に、転送制御回路２４と
ＣＲＴ制御回路２６との間にＣＲＴデータバス３６、及
びＣＲＴアドレスバス４０が設けられている。又、ＣＰ
Ｕデータバス３４は、ＣＰＵバッファ３ｏのデータ端子
に接続されている。ＣＰｔＪデータバス３４、及びＣＰ
Ｕアドレスバス３８のＣＰＵ２２内における構成は、第
３図に示すように、ＣＰＵ２２のデータ／アドレス出力
（Ｄｏ乃至Ｄ７）が、そのままＣＰＵデータバス３４と
され、又ラッチ回路６０の入力に接続されている。ＣＰ
Ｕアドレスバス３８はＡＬＥ信号線４６のＡＬＥ信号に
応答するランチ回路６０の出力に接続された構成となっ
ている。ＣＲＴデータバス３６は、ＣＲＴハソファ３２
のデータ端子に接続されている。転送許可信号発生回路
は、第４図に示すように、Ｄ−フリップフロップ回路６
２、オア回路６４、インバータ６６、インバータ６８、
及びナンド回路７０から成り、Ｄ−フリップフロップ回
路６２のＤ入力は、ＣＰＵ２２のデータ／アドレス出力
（Ｄｏ乃至Ｄ７）の出力ＤＯに接続される。

Ｄ−フリップフロップ回路６２へ接続されるＣＰＵ２２
のデータ／アドレス出力としては、他の出力であっても
よい。後述するように、Ｄ−フリ。

プフロノプ回路６２のＤ入力へ接続されるＣＰＵ２２の
データ／アドレス出力には、帰線期間の開始時刻に、Ｃ
ＰＵ２２が“１”のビットを、又その終了時刻に°゛０
”のビットを送出するように構成される。インバータ６
６、及びインバータ６８を経た入力を含むナンド回路７
０への各入力は、制御対象となっているディスプレイ装
置の帰線期間に対応するメモリアドレスの上位ビットの
各々の出力Ｑこ接続される。該メモリアドレスは、画面
が第５図に示すような大きさの場合には、１６進表示で
ｃｏｏｏとなり、その上位ビットの各々は、Ｃ＝１１０
０となる。オア回路６４の入力には、ライトイネーブル
信号＊Ｗの出力、及びナンド回路７０の出力が接続され
ている。オア回路６４の出力は、Ｄ−フリップフロップ
回路６２のクロック入力に接続されている。Ｄ−フリッ
プフロップ回路６２のｄ出力に、転送許可信号線４４が
接続されている。

転送料ＪＢ回路２４は、バスバッファ４８、セレクタ５
０、セレクタ５２、転送カウンタ５４、ＲＡ　Ｍ　！Ｉ
ｔ　＜Ｂ信号発生回路５６及びセレクタ５８、セレクタ
５９から成る。ハスハ・７フア４８のイネーブル入力Ａ
コは転送許可信号線４４が接続され、バスバッファ４８
の入力にＣＰＵデータバス３４が、そしてその出力はＣ
ＲＴデータバス３６に接続されている。転送許可信号線
４４は、又セレクタ５０、セレクタ５２、及びセレクタ
５８の選択制御入力に接続されると共に、転送カウンタ
５４、及びＲＡＭ制御信号発生回路５６のイネーブル入
力に接続されている。セレクタ５０の第１の入力にはＣ
ＰｔＪアドレスバス３８が接続され、その第２の入力に
は転送カウンタ５４のカウント出力が接続されている。

セレクタ５０の出力は、ＣＰＵバッファ３０のアドレス
入力に接続されている。ＣＰＵバッファ３０の読み出し
制御入力は、セレクタ５８の出力に接続されている。セ
レクタ５８の第１の入力は、ＣＰＵバッファ読み出し制
御線４２を経てＣＰＵ２２へ接続されている。セレクタ
５８の第２の入力は、ＲＡＭ制御信号発生回路５６のＣ
ＰｔＪバッファ読み出し制御出力に接続されている。セ
レクタ５９の第１の入力は、ＣＲＴハンファ読み出し制
御線６１を経てＣＲＴ！ＩＮ１回路２６へ接続されてい
る。セレクタ５９の第２の入力は、ＲＡＭ制御信号発生
回路５６のＣＲＴ　／Ｎ’　ｙファ書き込み制御出力に
接続されている。

又、セレクタ５２の第１の入力にはＣＲＴアドレスバス
４０が接続され、その第２の入力には転送カウンタ５４
のカウント出力が接続されている。

セレクタ５２の出力は、ＣＲＴアドレスバス４０を経て
ＣＲＴバッファ３２のアドレス入力に接続されている。

第２図乃至第４図において、シリアル画像データ転送綿
２０は、第１図のシリアル画像データ転送線２に対応し
、ＣＰＵバッファ３０は、第１図の受信処理バッファ４
に対応する。ＣＲＴハソファ３２は、第１図のディスプ
レイバッファ６に対応し、ＣＲＴ　！制御回路２６は、
第１図のディスプレイ制御回路８に対応する。ＣＲ７表
示装置２８は、第１図のディスプレイ装置１０乙こ対応
じ、ＣＰＵデータバス３４、バスバッファ４８、ＣＲＴ
データバス３６は、第１図のデータ転送系１２に対応し
、ＣＰＵ２２、転送許可信号線４４、ＡＬＥ信号線４６
、転送カウンタ５４、ＲＡＭ制御信号発生回路５６、セ
レクタ５０，５２，５８．５９は、第１図のアドレス供
給系１４に対応する。

ＣＲＴ制御回路２６、割り込み信号線２３、ＣＰＵ２２
は、第１図の転送制御手段１６に対応する。

なお、本発明による帰線期間内におけるＤＭＡ転送中に
シリアル回線２０を経て受信される画像データは、従来
と同様性のＲＡＭ（図示せず）−一旦書き込まれ、当該
帰線期間終了後のＣＰＵ２０によるＣＰＵバッファ３０
へのアクセスが可能になった後に、前記他のＲＡＭから
ＣＰｔＪハンファ３０へ転送されて画像表示に用いられ
る。

次に、前述のような本発明実施例構成での動作を説明す
る。

説明都合上、ＣＲＴ１ｄＪｉｌ１１回路２６によるＣＲ
７表示装置２８のリフレッシュ期間中にある制御状態に
装置状態が置かれているものとする。

この状態においては、転送許可信号線４４上には、転送
許可信号が送出されず、バスバッファ４８のバッファリ
ング機能は生ぜず、セレクタ５０、セレクタ５２、及び
セレクタ５８は、第２図の実線のように切り換えられ、
ＡＬＥ信号線４６上にＡＬＥ　（アドレスランチイネー
ブル）信号（第１図におけるデータ／アドレス分離信号
、第２図及び第７図の（３）参照。第２図、第３図、第
４回及び第７図で用いる括弧付数字の各々についても、
以下間し。）は送出されるが、転送カウンタ５４のカウ
ント動作は停止されている。従って、シリアル回線２０
を経て転送されて来るビットシリアルの画像データは、
従来と同様に、ＣＰＵ２２の制御の下に順次に８ビツト
パラレル（１ハイド）の画像データとされた後に、ＣＰ
Ｕデータバス３４を経てＣＰＵバッファ３０へ供給され
る順次の８ピントパラレル（１バイト）の画像データは
、ＣＰＵアドレスバス３８を経てＣＰＵバッファ３０へ
転送されて来たアドレスに順次に格納されて行く。その
格納されて行く先頭アドレスは、ＣＰＵバッファ３０の
先頭アドレスから為されるものとする。又、転送カウン
タ５４のカウント値も、その初期値、即ちＣＰＵバッフ
ァ３０の先頭アドレスとされているものとする。その間
、ＣＲＴ制御回路２６の制御の下に、ＣＲＴバッファ３
２の画像データが読み出されてＣＲ７表示装置２８の画
面のりフレッシュが行われている。

前記リフレッシユ期間（例えば、１３．７ｍ５）の終了
、つまり帰線期間（例えば、３ｍ５）が開始すると（第
７図（１）、第７図（２）の（１）参照）、ＣＲＴ制御
回路２６から割り込み信号線２３を経て割り込み信号が
、ＣＰＵ２２へ入力される（第７図（２）の（２）、第
８図参照）。これに応答したＣＰＵ２２は、その主処理
フローの処理は中断させられてＤＭＡ転送処理フローの
処理が開始される（第８図の３１参照）。この時刻にお
けるＣＰＵバッファのアドレスは、第４図のＤ−フリッ
プフロンプ回路６２のクロック入力へクロックを入力さ
せる条件（第４図、第６図のＣ０００、第９図の（３）
参照）を整えていると共に、データ／アドレス出力Ｄｏ
に“１゛のビットを送出する制御がＣＰＵ２２によって
生ぜしめられるから、Ｄ−フリ・ンプフロソプ回路６２
のｄ出力は、低レベルの信号となる、つまり転送許可信
号が転送許可信号線４４を経て送出される（第７図の（
６）、第８図のＳ２参照）。この転送許可信号により、
ハスバ・ソファ４８は、バッファリング機能を果たし得
るようになり、又セレクタ５０、セレクタ５２、セレク
タ５日及びセレクタ５９は、第２図の点線のように切り
換えられ、転送カウンタ５４は、カウント動作を開始し
、ＲＡＭＩＩＨｌ信号発生回路５６はＣＰＵ／＼ツファ
読ソフし制御信号をＣＰＵ／＼・ソファ３０へ転送する
一方、ＣＲＴ読み出し制御信号線６１上のＣＲＴ読み出
し制御信号に替えてＣＲＴ／＼・ソファ書き込み制御信
号をＣＲＴ／＼・ソファ３２へ転送する。前記転送許可
信号の送出後にタイマー（３ｍＳ）の起動を行なった後
乙こ（第８図のＳ３参照）、ＤＭＡ転送開始処理の終了
をして（第８図の８４参照）主処理フローの処理へ復帰
する。

かくして、ＣＰＵ２２からＡＬＥ信号線４６を経て転送
されて来るＡＬＥ信号の各々毎に、ＣＰＵバッファ３０
からＣＲＴバッファ３２への、１ハイドずつの直接転送
（ＤＭＡ転送）を開始する。

このＡＬＥ信号は、ＣＰＵ２２のデータ／アドレス出力
（ＤＡＴＡ／ＡＤＤＲ）上のデータとアドレスとを分離
するのに用いられる信号で、このＡＬＥ信号によりデー
タ／アドレス出力（ＤＡＴＡ／ＡＤＤＲ）上に出力され
て来るアドレスを一旦ランチ回路６０にラッチさせた後
に、ＣＰＵアドレスバス３８上へ送出させるのに用いら
れる。データ／アドレス出力（ＤＡＴＡ／ＡＤＤＲ）上
に出力されて来るデータは、そのままＣＰＵデータバス
３４へ送出される。

このＤＭＡ転送のためのアドレスは、前記ＣＰＵ２２か
らＡＬＥ信号線４６を経て転送されて来るＡＬＥ信号の
各々に応答する転送カウンタ５４のカウント値である。

そのアドレスは、切り換えられたセレクタ５０を経てＣ
ＰＵパ・ソファ３０へ又切り換えられたセレクタ５２を
経てＣＲＴハ。

ファ３２へ供給される。このＤＭＡ転送は、前述のよう
な初期条件の下では、ＣＰＵバッファ３０の先頭アドレ
スから１ハイドずつ読み出された画像データは、ＣＰＵ
データバス３４、パスバッファ４８、そしてＣＲＴデー
タバス３６を経てＣＲＴバッファ３２へ順次に書き込ま
れる。ＣＲＴバッファ３２の書き込みアドレスは、前述
のように転送カウンタ５４からセレクタ５２を経て供給
されるものである。

前述のようにしてのＤＭＡ転送が、継続されて行き、前
述したタイマーからタイマー割り込み信号を出力したと
き、つまり、帰線期間が終了したき（第８図参照）、Ｃ
ＰＵ制御は、ＤＭＡ転送処理フローの処理へ切り換えら
れ（第８回のＳｌｌ参照）、そのＣＰＵ２２は、そのデ
ータ／アドレス出力ＤＯに“０パを出力して来るから、
それまでＤ−フリ、ブフロ、プ回路６２のｄから発生さ
れていた低レベル“し”の転送許可信号は、高レベル゛
′Ｈ゛へ切り換える（第８図の３１２参照）。

これにより、転送制御回路２４の各回路は、そのリフレ
ッシュ期間内の動作状態（前述の本発明の説明に入ると
きに示した動作状態）へ戻されるので、前述のＤＭＡ転
送は終了する。この終了迄に、帰線期間と、ＤＭＡ転送
能力とによって決まるＣＰＵバッファ３０内の画像デー
タ量が、ＣＲＴハンフソフ２へ転送される。そして、タ
イマー割り込み終了処理を行なった後に（第８図の３１
３参照）、再び主処理フローの処理へ復帰する（第８図
の３１４参照）。

前述のようにして、帰線期間中に続行されつつあるＤＭ
Ａ転送による画像データの転送は、帰線期間終了により
中断されるが、これにより、前述のように帰線期間と、
ＤＭＡ転送能力とに依存するが、帰線期間内に１画面分
の画像データを転送し切れない場合がある。その転送さ
れなかった画像データ分の先頭アドレスは、次の帰線期
間まで転送カウンタ５４に保持されており、その先頭ア
ドレスを用いて次の帰線期間に前記転送されなかった画
像データ分は転送される。

なお、前記実施例では、ＣＰＵとＣＲＴ制御回路とは、
非同期で動作しており、前記ＤＭＡ転送においてＣＲＴ
バッファへの書き込みをＣＰＵへ同期した状態で行なう
ようにしているが、同期した動作状態で本発明を実施し
てもよい。又、ＣＰＵバッファ３０への読み出しアドレ
スと、ＣＲＴバッファ３２への書き込みアドレスとを、
常に同一のアドレスとする必然性はない。勿論、ＣＲＴ
表示装置以外のディスプレイ装置であってもよいことは
言うまでもない。

〔発明の効果〕

上述したように本発明によれば、ディスプレイ装置の帰
線期間開始に応答して受信処理バッファからディスプレ
イ装置バッファへのデータ転送系、及びこれら両バッフ
ァへのアドレスの供給系を形成してＤＭＡ転送を帰線期
間内に行なうようにしたので、ＣＰＵの内部レジスタを
使用しての画像データ転送に比し、画像データ転送速度
を大幅に向上させることが出来る。従って、高速な表示
の更新が可能となり、受信処理バッファと、ディスプレ
イ装置バッファとの時間差から生ずる表示画面の不自然
さ軽減に寄与する。ＡＬＥ信号を画像データＤＭＡ転送
制御に用いれば、ＣＰＵ（！：ＣＲＴ制御回路との同期
を取る同期回路が不要となる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す図、 第３図はデータバスとアドレスバスの構成図、第４図は
転送許可信号発生回路を示す図、第５図は画面サイズの
例を示す図、 第６図は帰線期間とＣＰＵバッファの書き込み領域との
関連付けを示す図、 第７図は本発明の動作説明タイミングチャート、第８図
は本発明の処理フローを示す図、第９図は従来のシリア
ル画像データ表示制御方式を示す図、 第１０図は第９図に示す方式に内在する欠点を説明する
図である。 第１図乃至第４図において、 ２はシリアル画像データ転送線（シリアル回線２０）、 ４は受信処理バッファ（ＣＰＵバンフソフ０）、６はデ
ィスプレイバッファ（ＣＲＴバッファ３２）８はディス
プレイ制御回路（ＣＲＴＩＪ′４１回路２６）１０はデ
ィスプレイ装置（ＣＲＴ表示装置２８）、１２はデータ
転送系（ＣＰＵデータバス３４、パスバッファ４８、Ｃ
ＲＴデータバス３６）、１４はアドレス供給系（ＣＰＵ
２２、転送許可信号線４４、ＡＬＥ信号線４６、転送カ
ウンタ５４、ＲＡＭ制御信号発生回路５８、セレクタ５
０５２．５８　５９）、 １６は転送制御手段（ＣＲＴ！ＩＩ御回路２６、割り込
み信号線２３、ＣＰＵ２２）である。 、＋４ぐ、ＢｎＧ庫達７０・・２同 第 因 テ一νｔ゛λと７Ｆ゛レスパλっ子ＮＡｌ１第３図 私ｉ！−ｇ７呵りシを１因丼、 第４図 ｐ＝ｊ、、４８ＭＭのとＣＰＵバｙノ１ｂ）ｒ￥Ｉ迷ブ
了りと示寸図 第６図 第 図 第 図 弐９図にネヂ人戊に内府Ｔｔ久濾渚Ｊ田何ル図第１０図

Claims (2)

【特許請求の範囲】
1. （１）シリアル画像データ転送線（２）からのシリアル
   画像データを受信処理バッファ（４）に取り込み、その
   画像データをディスプレイバッファ（６）へ転送してデ
   ィスプレイ制御回路（８）の制御の下にディスプレイ装
   置（１０）に表示する画像データ表示システムにおいて
   、 前記受信処理バッファ（４）と前記ディスプレイバッフ
   ァ（６）との間に設けられたデータ転送系（１２）と、 前記受信処理バッファ（４）に読み出しアドレスを供給
   し、前記ディスプレイバッファ（６）に書き込みアドレ
   スを供給するアドレス供給系（１４）と、 帰線期間開始時に、前記ディスプレイ制御回路（８）か
   ら出力される割り込み信号に応答して転送許可信号を発
   生する転送制御手段（１６）とを設け、 前記転送許可信号で前記データ転送系（１２）、及びア
   ドレス供給系（１４）を動作させて前記受信処理バッフ
   ァ（４）の画像データを前記ディスプレイバッファ（６
   ）へ転送書き込むことを特徴とする画像データＤＭＡ転
   送制御方式。
2. （２）請求項１に記載の画像データＤＭＡ転送制御方式
   において、前記転送制御手段（１６）は、前記受信処理
   バッファ（４）への受信処理を行なう中央処理装置を有
   して構成され、前記アドレス供給系（１４）は、前記中
   央処理装置のデータ／アドレス出力に出力されて来るデ
   ータとアドレスとを分離するデータ／アドレス分離信号
   に応答して発生させるように構成されたことを特徴とす
   る画像データＤＭＡ転送制御方式。