JPH04122151A - パワーｍｏｓ集積回路 - Google Patents
パワーｍｏｓ集積回路Info
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- JPH04122151A JPH04122151A JP24318390A JP24318390A JPH04122151A JP H04122151 A JPH04122151 A JP H04122151A JP 24318390 A JP24318390 A JP 24318390A JP 24318390 A JP24318390 A JP 24318390A JP H04122151 A JPH04122151 A JP H04122151A
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- JP
- Japan
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- signal
- output
- section
- integrated circuit
- power mos
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- Granted
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- 230000001360 synchronised effect Effects 0.000 claims description 5
- 238000004891 communication Methods 0.000 abstract description 5
- 238000001514 detection method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000005070 sampling Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000003079 width control Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパワーＭＯＳ集積回路に関し、特にシリアル通
信機能を有するパワーＭＯＳ集積回路に関する。
信機能を有するパワーＭＯＳ集積回路に関する。
この種の従来のパワーＭＯＳ集積回路１ｄでは第５図の
模式図に示すように、マイクロコンピュータ等のＩ１０
ボートから出力ＭＯＳトランジスタ５３のゲート入力を
制御信号９１により直接制御することによって、出力Ｍ
Ｏ３）−ランジスタ５３のＯＮ１０ Ｆ Ｆ制御を実現
していた。
模式図に示すように、マイクロコンピュータ等のＩ１０
ボートから出力ＭＯＳトランジスタ５３のゲート入力を
制御信号９１により直接制御することによって、出力Ｍ
Ｏ３）−ランジスタ５３のＯＮ１０ Ｆ Ｆ制御を実現
していた。
なお、第５図では考案に直接関連しない機能の他の回路
部分を省略しである。
部分を省略しである。
この従来のパワーＭＯＳ集積回路では、マイクロコンピ
ュータから直接に出力段の出力ＭＯＳトランジスタのＯ
Ｎ１０ Ｆ Ｆを制御する形式となっているため、同一
周期、同一デユーティ幅のパルスをくり返し出力する場
合でもマイクロコンピュータが現在処理中の仕事を一時
中断し、パルス出力制御の仕事に移行する必要があった
。
ュータから直接に出力段の出力ＭＯＳトランジスタのＯ
Ｎ１０ Ｆ Ｆを制御する形式となっているため、同一
周期、同一デユーティ幅のパルスをくり返し出力する場
合でもマイクロコンピュータが現在処理中の仕事を一時
中断し、パルス出力制御の仕事に移行する必要があった
。
したがってプログラムを設計する際には他の処理との絡
みを十分に考慮した上でパルス出力制御部分のソフトウ
ェアを組む必要があり、非常に複雑でなおかつ経験を基
盤としたノウハウを必要とする制御ソフトウェアとなっ
ていた。
みを十分に考慮した上でパルス出力制御部分のソフトウ
ェアを組む必要があり、非常に複雑でなおかつ経験を基
盤としたノウハウを必要とする制御ソフトウェアとなっ
ていた。
本発明のパワーＭＯＳ集積回路は、クロック信号に同期
化されたシリアルデータを入力してＰＷＭパルス出力信
号の立上および立下タイミング・データをそれぞれ格納
する二つのレジスタを有するレジスタ部と、フリー・ラ
ンニング・カウンタを有しかつ該フリー・ランニング・
カウンタの出力するカウント値と前記二つのレジスタの
値とをそれぞれ比較して立上一致信号および立下一致信
号をそれぞれ出力する二つの比較部を有するタイミング
発生部と、外部から入力した立上パルス制御信号と前記
立上一致信号との論理積である立上タイミング信号およ
び前記立下一致信号をそれぞれ入力するフリップフロッ
プを有しかつゲートに前記フリップフロップの出力信号
を受けてソースからＰＷＭパルス出力信号を出力する出
力ＭＯＳトランジスタを有するＰＷＭ出力部とを含んで
構成されている。
化されたシリアルデータを入力してＰＷＭパルス出力信
号の立上および立下タイミング・データをそれぞれ格納
する二つのレジスタを有するレジスタ部と、フリー・ラ
ンニング・カウンタを有しかつ該フリー・ランニング・
カウンタの出力するカウント値と前記二つのレジスタの
値とをそれぞれ比較して立上一致信号および立下一致信
号をそれぞれ出力する二つの比較部を有するタイミング
発生部と、外部から入力した立上パルス制御信号と前記
立上一致信号との論理積である立上タイミング信号およ
び前記立下一致信号をそれぞれ入力するフリップフロッ
プを有しかつゲートに前記フリップフロップの出力信号
を受けてソースからＰＷＭパルス出力信号を出力する出
力ＭＯＳトランジスタを有するＰＷＭ出力部とを含んで
構成されている。
また本発明のパワーＭＯＳ集積回路は、クロック信号に
同期化されたシリアルデータを入力してＰＷＭパルス比
力倍力信号上および立下タイミング・データをそれぞれ
格納する二つのレジスタを有するレジスタ部と、外部制
御信号および立下−致信号の論理和信号によりクリアさ
れるフリー・ランニング・カウンタを有しかつ該フリー
・ランニング・カウンタの出力するカウント値と前記二
つのレジスタの値とをそれぞれ比較して立上一致信号お
よび立下一致信号をそれぞれ出力する二つの比較部を有
するタイミング発生部と、前記立上一致信号と前記立下
一致信号をそれぞれ入力するフリップフロップを有しか
つゲートに前記フリップフロップの出力信号を受けてソ
ースから出力パルス信号を出力する出力ＭＯＳトランジ
スタを有するＰＷＭ出力部とを含んで構成されている。
同期化されたシリアルデータを入力してＰＷＭパルス比
力倍力信号上および立下タイミング・データをそれぞれ
格納する二つのレジスタを有するレジスタ部と、外部制
御信号および立下−致信号の論理和信号によりクリアさ
れるフリー・ランニング・カウンタを有しかつ該フリー
・ランニング・カウンタの出力するカウント値と前記二
つのレジスタの値とをそれぞれ比較して立上一致信号お
よび立下一致信号をそれぞれ出力する二つの比較部を有
するタイミング発生部と、前記立上一致信号と前記立下
一致信号をそれぞれ入力するフリップフロップを有しか
つゲートに前記フリップフロップの出力信号を受けてソ
ースから出力パルス信号を出力する出力ＭＯＳトランジ
スタを有するＰＷＭ出力部とを含んで構成されている。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のブロック図である。
パワーＭＯＳ集積回路は、シリアル・データ受信部２．
レジスタ部３．タイミング発生部４．ＰＷＭパルス出力
部５をカスケードに接続して構成される。
レジスタ部３．タイミング発生部４．ＰＷＭパルス出力
部５をカスケードに接続して構成される。
シリアル・データ受信部２は、マイクロコンピュータ等
の制御ＩＣから送信されるシリアル・データ２５を受信
してクロック同期化する部分であり、受信データのスタ
ート・ビットを検出するスタート・ビット検出生２２．
受信データ同期用クロック２７を発生するサンプリング
・パルス発生部２３．サンプリング・パルス発生部２３
を活性化するスタート・ビット検出信号２６．シリアル
・データ同期部２１．クロック同期化された受信データ
２８より構成される。
の制御ＩＣから送信されるシリアル・データ２５を受信
してクロック同期化する部分であり、受信データのスタ
ート・ビットを検出するスタート・ビット検出生２２．
受信データ同期用クロック２７を発生するサンプリング
・パルス発生部２３．サンプリング・パルス発生部２３
を活性化するスタート・ビット検出信号２６．シリアル
・データ同期部２１．クロック同期化された受信データ
２８より構成される。
またスペース・ビット検出部２４では受信したシリアル
・データのフレーム間の分離情報を検出し、スペース・
ビット検出信号２９を出力する。
・データのフレーム間の分離情報を検出し、スペース・
ビット検出信号２９を出力する。
レジスタ部３ではシリアル・データ受信部２でクロック
同期化された受信データ２８をレジスタ＃１．＃２に格
納する部分である。
同期化された受信データ２８をレジスタ＃１．＃２に格
納する部分である。
ＰＷＭパルス出力の立上タイミングデータである周期デ
ータはレジスタ＃１ （３１）に設定され、ＰＷＭパル
ス出力の立下タイミングデータであるＯＮデユーティ幅
はレジスタ＃２ （３２）に設定される。
ータはレジスタ＃１ （３１）に設定され、ＰＷＭパル
ス出力の立下タイミングデータであるＯＮデユーティ幅
はレジスタ＃２ （３２）に設定される。
スペース・ビット検出信号２９により制御されるレジス
タ・アドレス発生部３３から出力されるレジスタ選択信
号３４により、受信データをレジスタ＃１に格納するか
、レジスタ＃２に格納するかが制御される。
タ・アドレス発生部３３から出力されるレジスタ選択信
号３４により、受信データをレジスタ＃１に格納するか
、レジスタ＃２に格納するかが制御される。
タイミング発生部４では自走しているフリー・ランニン
グ・カウンタ４６のカウント値４５とレジスタ＃１．＃
２の立上及び立下タイミング設定値３５．３６をそれぞ
れ比較部＃１ （４１）、＃２ （４２）にて比較し一
致した場合に立上及び立下一致信号４３．４４を出力す
る。
グ・カウンタ４６のカウント値４５とレジスタ＃１．＃
２の立上及び立下タイミング設定値３５．３６をそれぞ
れ比較部＃１ （４１）、＃２ （４２）にて比較し一
致した場合に立上及び立下一致信号４３．４４を出力す
る。
一致信号４３と外部制御信号７１との論理積７２をとり
立ち上がりパルスタイミング信号７３としてＰＷＭパル
ス出力信号５４の立上がりタイミングを制御する。
立ち上がりパルスタイミング信号７３としてＰＷＭパル
ス出力信号５４の立上がりタイミングを制御する。
一致信号４４はＰＷＭパルス出力信号５４の立ち下がり
タイミングを制御すると同時にフリー・ランニング・カ
ウンタ４６をクリアする。発振部４８は発振子６を励振
しフリー・ランニング・カウンタ４６に基本クロック４
７を供給する。
タイミングを制御すると同時にフリー・ランニング・カ
ウンタ４６をクリアする。発振部４８は発振子６を励振
しフリー・ランニング・カウンタ４６に基本クロック４
７を供給する。
ＰＷＭパルス出力部５ではタイミング発生部４にて生成
された立上タイミング制御信号７３．立下タイミング制
御信号４４をＤ型フリップ・フロップ５１のＳ、Ｈに入
力することでＰＷＭパルスを生成している。
された立上タイミング制御信号７３．立下タイミング制
御信号４４をＤ型フリップ・フロップ５１のＳ、Ｈに入
力することでＰＷＭパルスを生成している。
Ｄ型フリップ・フロップ５１のζ−出力信号５２はＰ型
出力パワーＭｏＳトランジスタ５３のゲートに入力しＰ
ＷＭ出力パルス信号５４を生成する。
出力パワーＭｏＳトランジスタ５３のゲートに入力しＰ
ＷＭ出力パルス信号５４を生成する。
本実施例のパワーＭＯＳ集積回路では、パルス出力自体
の処理（出力パルスの周期、デユーティ幅の制御）はマ
イクロコンピュータ等による外部における処理とは無関
係としつつ、パルスの立上りをマイロコンピュータ等に
よる外部における処理と同期をとることが可能となり、
システム全体の性能を向上させている。
の処理（出力パルスの周期、デユーティ幅の制御）はマ
イクロコンピュータ等による外部における処理とは無関
係としつつ、パルスの立上りをマイロコンピュータ等に
よる外部における処理と同期をとることが可能となり、
システム全体の性能を向上させている。
第２図は本発明の第２の実施例のブロック図である。
パワーＭＯＳ集積回路１ａは、第１図の集積回路１のタ
イミング発生部４とＰＷＭパルス出力部５の間に挿入さ
れている論理積ゲート７２を省いて直接入力とし、レジ
スタ＃２とフリー・ランニング・カウンタ値一致信号４
４とフリー・ランニング・カンウンタ・クリヤ制御８１
人力して論理和であるフリー・ランニング・クリヤ制御
信号８３をフリー・ランニング・カウンタ４６に供給す
る論理和ゲート８２を追加している。
イミング発生部４とＰＷＭパルス出力部５の間に挿入さ
れている論理積ゲート７２を省いて直接入力とし、レジ
スタ＃２とフリー・ランニング・カウンタ値一致信号４
４とフリー・ランニング・カンウンタ・クリヤ制御８１
人力して論理和であるフリー・ランニング・クリヤ制御
信号８３をフリー・ランニング・カウンタ４６に供給す
る論理和ゲート８２を追加している。
このブロックの動作は、シリアル・データ受信部２およ
びレジスタ部３までは、第１の実施例と同一である。
びレジスタ部３までは、第１の実施例と同一である。
論理和ゲート８２の動作を説明すると、一致信号４３は
ＰＷＭパルス出力信号５４の立ち上がりタイミングを制
御し一致信号４４はＰＷＭパルス出力信号５４の立ち下
がりタイミングを制御する。また一致信号４４は外部制
御信号８１と論理和をとりフリー・ランニング・カウン
タ４６をクリヤする。
ＰＷＭパルス出力信号５４の立ち上がりタイミングを制
御し一致信号４４はＰＷＭパルス出力信号５４の立ち下
がりタイミングを制御する。また一致信号４４は外部制
御信号８１と論理和をとりフリー・ランニング・カウン
タ４６をクリヤする。
本実施例のパワーＭＯ３ＩＣではマイクロコンピユータ
等による外部の処理とは非同期で動作しているパルス出
力自体の処理（出力パルスの周期、デユーティ幅の制御
）に関し、フリー・ランニング・カウンタを外部からの
制御信号により強制的にクリヤする機能を有することに
よりＰＷＭ出力を外部信号と強制的に再同期することが
可能となりシステムの誤動作時等における非常処理を可
能としている。
等による外部の処理とは非同期で動作しているパルス出
力自体の処理（出力パルスの周期、デユーティ幅の制御
）に関し、フリー・ランニング・カウンタを外部からの
制御信号により強制的にクリヤする機能を有することに
よりＰＷＭ出力を外部信号と強制的に再同期することが
可能となりシステムの誤動作時等における非常処理を可
能としている。
第３図は本発明の第３の実施例のブロック図である。
第１図のブロック図と異なるのは、シリアル通信により
送信されてくるアドレス情報（ＩＤアドレス）と外部の
スイッチにより設定されるＩＤ情報３７を比較するＩＤ
アドレス比較器３９を有し、その情報が一致した場合に
のみレジスタ＃１、＃２への書き込みを許可する機能を
備えることでパワーＭＯＳ集積回路Ｉｂが複数個使用さ
れた場合におけるシリアル通信バスにのる情報の行き先
を認識することが容易に可能となっている。
送信されてくるアドレス情報（ＩＤアドレス）と外部の
スイッチにより設定されるＩＤ情報３７を比較するＩＤ
アドレス比較器３９を有し、その情報が一致した場合に
のみレジスタ＃１、＃２への書き込みを許可する機能を
備えることでパワーＭＯＳ集積回路Ｉｂが複数個使用さ
れた場合におけるシリアル通信バスにのる情報の行き先
を認識することが容易に可能となっている。
第４図は本発明の第４の実施例のブロック図であり、本
実施例のパワーＭＯＳ集積回路ＩＣか第３図のパワーＭ
ＯＳ集積回路１ｂのブロックと異なるのは、第２図の第
２の実施例と同様に論理積ゲート７２を省いて論理和ゲ
ート８１を設けたことである。
実施例のパワーＭＯＳ集積回路ＩＣか第３図のパワーＭ
ＯＳ集積回路１ｂのブロックと異なるのは、第２図の第
２の実施例と同様に論理積ゲート７２を省いて論理和ゲ
ート８１を設けたことである。
なお、第１〜第４の実施例の出力ＭＯＳトランジスタと
してＰチャネルＭＯＳトランジスタを用いたが、Ｎチャ
ネルＭＯＳ）−ランジスタでも同様である。
してＰチャネルＭＯＳトランジスタを用いたが、Ｎチャ
ネルＭＯＳ）−ランジスタでも同様である。
以上説明したように本発明は、シリアル通信機能を有す
るパワーＭＯＳ集積回路にＰＷＭ出力制御機能を付加し
たため、出力パルスのデユーティ幅１周期を変更する場
合以外はパルス出力自体の処理（出力パルスの周期、デ
ユーティ幅の制御）に関し外部で実行されている処理と
は全く無関係のものとなり、システムのソフトウェアを
設計しやすく、同時に簡素化することが可能となる。
るパワーＭＯＳ集積回路にＰＷＭ出力制御機能を付加し
たため、出力パルスのデユーティ幅１周期を変更する場
合以外はパルス出力自体の処理（出力パルスの周期、デ
ユーティ幅の制御）に関し外部で実行されている処理と
は全く無関係のものとなり、システムのソフトウェアを
設計しやすく、同時に簡素化することが可能となる。
パワーＭＯＳ集積回路を用いたアクチュエータ・ドライ
ブ・システムでは、同一のパルスをくり返し出力するこ
とが多く、本発明によるパワーＭＯＳ集積回路のように
１度レジスタに出力パルスの周期、デユーティ幅が設定
されると、マイクロコンピュータ等による外部処理が絡
まずに自動的にくり返し同一パルスが出力される機能は
システムの簡素化に非常に貢献する。
ブ・システムでは、同一のパルスをくり返し出力するこ
とが多く、本発明によるパワーＭＯＳ集積回路のように
１度レジスタに出力パルスの周期、デユーティ幅が設定
されると、マイクロコンピュータ等による外部処理が絡
まずに自動的にくり返し同一パルスが出力される機能は
システムの簡素化に非常に貢献する。
第１図〜第４図はそれぞれ本発明の第１〜第４の実施例
のブロック図、第５図は従来のパワーＭＯＳ集積回路の
一例の出力部模式図である。 １・・・パワーＭＯＳ集積回路、２・・・シリアル・デ
ータ受信部、３・・・レジスタ部、４・・・タイミング
発生部、５・・・ＰＷＭパルス出力部、６・・・発振子
、２１・・・シリアルデータ同期部、２２・・・スター
ト・ビット検出部、２３・・・サンプリング・パルス発
生部、２４・・・スペース・ビット検出部、２５・・・
シリアル・データ、２６・・・スタート・ビット検出信
号、２７・・・受信データ同期用クロック、２８・・・
同期化受信データ、２９・・・スペース・ビット検出信
号、３１・・・立上パルス制御レジスタ＃１．３２・・
・立下パルス制御レジスタ＃２．３３・・・レジスタ・
アドレス発生部、３４・・・レジスタ選択信号、３５・
・・立上タイミング設定値、３６・・・立下タイミング
設定値、３７・・・ＩＤアドレス情報、３８・・・レジ
スタへの書込許可信号、３９・・・ＩＤアドレス比較器
、４１・・・比較部＃１．４２・・・比較部＃２．４３
・・・レジスタ＃１とフリー・ランニング・カウンタ値
一致信号、４４・・・レジスタ＃２とフリー・ランニン
グ・カウンタ値一致信号、４５・・・フリー・ランニン
グ・カウンタのカウント値、４６・・・フリー・ランニ
ング・カウンタ、４７・・・基本クロック、４８・・・
発振部、５２・・・Ｄ型フリップ・フロップ、５２・・
・算−出力、５３・・・出力トランジスタ、５４・・・
ＰＷＭパルス出力信号、７１・・・立上パルス制御信号
、７２・・・論理積ゲート、７３・・・立下パルスタイ
ミング信号、８１・・・フリー・ランニング・カウンタ
・クリヤ制御（外部）、８２・・・論理和ゲート、８３
・・・フリー・ランニング・クリヤ制御信号。
のブロック図、第５図は従来のパワーＭＯＳ集積回路の
一例の出力部模式図である。 １・・・パワーＭＯＳ集積回路、２・・・シリアル・デ
ータ受信部、３・・・レジスタ部、４・・・タイミング
発生部、５・・・ＰＷＭパルス出力部、６・・・発振子
、２１・・・シリアルデータ同期部、２２・・・スター
ト・ビット検出部、２３・・・サンプリング・パルス発
生部、２４・・・スペース・ビット検出部、２５・・・
シリアル・データ、２６・・・スタート・ビット検出信
号、２７・・・受信データ同期用クロック、２８・・・
同期化受信データ、２９・・・スペース・ビット検出信
号、３１・・・立上パルス制御レジスタ＃１．３２・・
・立下パルス制御レジスタ＃２．３３・・・レジスタ・
アドレス発生部、３４・・・レジスタ選択信号、３５・
・・立上タイミング設定値、３６・・・立下タイミング
設定値、３７・・・ＩＤアドレス情報、３８・・・レジ
スタへの書込許可信号、３９・・・ＩＤアドレス比較器
、４１・・・比較部＃１．４２・・・比較部＃２．４３
・・・レジスタ＃１とフリー・ランニング・カウンタ値
一致信号、４４・・・レジスタ＃２とフリー・ランニン
グ・カウンタ値一致信号、４５・・・フリー・ランニン
グ・カウンタのカウント値、４６・・・フリー・ランニ
ング・カウンタ、４７・・・基本クロック、４８・・・
発振部、５２・・・Ｄ型フリップ・フロップ、５２・・
・算−出力、５３・・・出力トランジスタ、５４・・・
ＰＷＭパルス出力信号、７１・・・立上パルス制御信号
、７２・・・論理積ゲート、７３・・・立下パルスタイ
ミング信号、８１・・・フリー・ランニング・カウンタ
・クリヤ制御（外部）、８２・・・論理和ゲート、８３
・・・フリー・ランニング・クリヤ制御信号。
Claims (1)
- 【特許請求の範囲】 １、クロック信号に同期化されたシリアルデータを入力
してＰＷＭパルス出力信号の立上および立下タイミング
・データをそれぞれ格納する二つのレジスタを有するレ
ジスタ部と、フリー・ランニング・カウンタを有しかつ
該フリー・ランニング・カウンタの出力するカウント値
と前記二つのレジスタの値とをそれぞれ比較して立上一
致信号および立下一致信号をそれぞれ出力する二つの比
較部を有するタイミング発生部と、外部から入力した立
上パルス制御信号と前記立上一致信号との論理積である
立上タイミング信号および前記立下一致信号をそれぞれ
入力するフリップフロップを有しかつゲートに前記フリ
ップフロップの出力信号を受けてソースからＰＷＭパル
ス出力信号を出力する出力ＭＯＳトランジスタを有する
ＰＷＭ出力部とを含むことを特徴とするパワーＭＯＳ集
積回路。 ２、クロック信号に同期化されたシリアルデータを入力
してＰＷＭパルス出力信号の立上および立下タイミング
・データをそれぞれ格納する二つのレジスタを有するレ
ジスタ部と、外部制御信号および立下一致信号の論理和
信号によりクリアされるフリー・ランニング・カウンタ
を有しかつ該フリー・ランニング・カウンタの出力する
カウント値と前記二つのレジスタの値とをそれぞれ比較
して立上一致信号および立下一致信号をそれぞれ出力す
る二つの比較部を有するタイミング発生部と、前記立上
一致信号と前記立下一致信号をそれぞれ入力するフリッ
プフロップを有しかつゲートに前記フリップフロップの
出力信号を受けてソースから出力パルス信号を出力する
出力ＭＯＳトランジスタを有するＰＷＭ出力部とを含む
ことを特徴とするパワーＭＯＳ集積回路。 ３、前記レジスタ部が、前記シリアルデータのアドレス
情報と外部から入力される外部アドレス情報を比較し一
致した場合にのみ前記レジスタ部への前記立上および立
下タイミング・データの格納を許可するアドレス比較部
を有することを特徴とする請求項１記載のパワーＭＯＳ
集積回路。 ４、前記レジスタ部が、前記シリアルデータのアドレス
情報と外部から入力される外部アドレス情報を比較し一
致した場合にのみ前記レジスタ部への前記立上および立
下タイミング・データの格納を許可するアドレス比較部
を有することを特徴とする請求項２記載のパワーＭＯＳ
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24318390A JP3176055B2 (ja) | 1990-09-13 | 1990-09-13 | パワーｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24318390A JP3176055B2 (ja) | 1990-09-13 | 1990-09-13 | パワーｍｏｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04122151A true JPH04122151A (ja) | 1992-04-22 |
| JP3176055B2 JP3176055B2 (ja) | 2001-06-11 |
Family
ID=17100059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24318390A Expired - Fee Related JP3176055B2 (ja) | 1990-09-13 | 1990-09-13 | パワーｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3176055B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011199363A (ja) * | 2010-03-17 | 2011-10-06 | Konica Minolta Business Technologies Inc | 制御装置及び画像形成装置 |
| JP2014121062A (ja) * | 2012-12-19 | 2014-06-30 | Denso Corp | トランシーバ、通信装置 |
-
1990
- 1990-09-13 JP JP24318390A patent/JP3176055B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011199363A (ja) * | 2010-03-17 | 2011-10-06 | Konica Minolta Business Technologies Inc | 制御装置及び画像形成装置 |
| US8639366B2 (en) | 2010-03-17 | 2014-01-28 | Konica Minolta Business Technologies, Inc. | Control apparatus and image forming apparatus |
| JP2014121062A (ja) * | 2012-12-19 | 2014-06-30 | Denso Corp | トランシーバ、通信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3176055B2 (ja) | 2001-06-11 |
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