JPH04122151A - パワーmos集積回路 - Google Patents
パワーmos集積回路Info
- Publication number
- JPH04122151A JPH04122151A JP24318390A JP24318390A JPH04122151A JP H04122151 A JPH04122151 A JP H04122151A JP 24318390 A JP24318390 A JP 24318390A JP 24318390 A JP24318390 A JP 24318390A JP H04122151 A JPH04122151 A JP H04122151A
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- JP
- Japan
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- signal
- output
- section
- integrated circuit
- power mos
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- 230000000630 rising effect Effects 0.000 claims description 19
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 238000004891 communication Methods 0.000 abstract description 5
- 238000001514 detection method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000005070 sampling Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000003079 width control Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパワーMOS集積回路に関し、特にシリアル通
信機能を有するパワーMOS集積回路に関する。
信機能を有するパワーMOS集積回路に関する。
この種の従来のパワーMOS集積回路1dでは第5図の
模式図に示すように、マイクロコンピュータ等のI10
ボートから出力MOSトランジスタ53のゲート入力を
制御信号91により直接制御することによって、出力M
O3)−ランジスタ53のON10 F F制御を実現
していた。
模式図に示すように、マイクロコンピュータ等のI10
ボートから出力MOSトランジスタ53のゲート入力を
制御信号91により直接制御することによって、出力M
O3)−ランジスタ53のON10 F F制御を実現
していた。
なお、第5図では考案に直接関連しない機能の他の回路
部分を省略しである。
部分を省略しである。
この従来のパワーMOS集積回路では、マイクロコンピ
ュータから直接に出力段の出力MOSトランジスタのO
N10 F Fを制御する形式となっているため、同一
周期、同一デユーティ幅のパルスをくり返し出力する場
合でもマイクロコンピュータが現在処理中の仕事を一時
中断し、パルス出力制御の仕事に移行する必要があった
。
ュータから直接に出力段の出力MOSトランジスタのO
N10 F Fを制御する形式となっているため、同一
周期、同一デユーティ幅のパルスをくり返し出力する場
合でもマイクロコンピュータが現在処理中の仕事を一時
中断し、パルス出力制御の仕事に移行する必要があった
。
したがってプログラムを設計する際には他の処理との絡
みを十分に考慮した上でパルス出力制御部分のソフトウ
ェアを組む必要があり、非常に複雑でなおかつ経験を基
盤としたノウハウを必要とする制御ソフトウェアとなっ
ていた。
みを十分に考慮した上でパルス出力制御部分のソフトウ
ェアを組む必要があり、非常に複雑でなおかつ経験を基
盤としたノウハウを必要とする制御ソフトウェアとなっ
ていた。
本発明のパワーMOS集積回路は、クロック信号に同期
化されたシリアルデータを入力してPWMパルス出力信
号の立上および立下タイミング・データをそれぞれ格納
する二つのレジスタを有するレジスタ部と、フリー・ラ
ンニング・カウンタを有しかつ該フリー・ランニング・
カウンタの出力するカウント値と前記二つのレジスタの
値とをそれぞれ比較して立上一致信号および立下一致信
号をそれぞれ出力する二つの比較部を有するタイミング
発生部と、外部から入力した立上パルス制御信号と前記
立上一致信号との論理積である立上タイミング信号およ
び前記立下一致信号をそれぞれ入力するフリップフロッ
プを有しかつゲートに前記フリップフロップの出力信号
を受けてソースからPWMパルス出力信号を出力する出
力MOSトランジスタを有するPWM出力部とを含んで
構成されている。
化されたシリアルデータを入力してPWMパルス出力信
号の立上および立下タイミング・データをそれぞれ格納
する二つのレジスタを有するレジスタ部と、フリー・ラ
ンニング・カウンタを有しかつ該フリー・ランニング・
カウンタの出力するカウント値と前記二つのレジスタの
値とをそれぞれ比較して立上一致信号および立下一致信
号をそれぞれ出力する二つの比較部を有するタイミング
発生部と、外部から入力した立上パルス制御信号と前記
立上一致信号との論理積である立上タイミング信号およ
び前記立下一致信号をそれぞれ入力するフリップフロッ
プを有しかつゲートに前記フリップフロップの出力信号
を受けてソースからPWMパルス出力信号を出力する出
力MOSトランジスタを有するPWM出力部とを含んで
構成されている。
また本発明のパワーMOS集積回路は、クロック信号に
同期化されたシリアルデータを入力してPWMパルス比
力倍力信号上および立下タイミング・データをそれぞれ
格納する二つのレジスタを有するレジスタ部と、外部制
御信号および立下−致信号の論理和信号によりクリアさ
れるフリー・ランニング・カウンタを有しかつ該フリー
・ランニング・カウンタの出力するカウント値と前記二
つのレジスタの値とをそれぞれ比較して立上一致信号お
よび立下一致信号をそれぞれ出力する二つの比較部を有
するタイミング発生部と、前記立上一致信号と前記立下
一致信号をそれぞれ入力するフリップフロップを有しか
つゲートに前記フリップフロップの出力信号を受けてソ
ースから出力パルス信号を出力する出力MOSトランジ
スタを有するPWM出力部とを含んで構成されている。
同期化されたシリアルデータを入力してPWMパルス比
力倍力信号上および立下タイミング・データをそれぞれ
格納する二つのレジスタを有するレジスタ部と、外部制
御信号および立下−致信号の論理和信号によりクリアさ
れるフリー・ランニング・カウンタを有しかつ該フリー
・ランニング・カウンタの出力するカウント値と前記二
つのレジスタの値とをそれぞれ比較して立上一致信号お
よび立下一致信号をそれぞれ出力する二つの比較部を有
するタイミング発生部と、前記立上一致信号と前記立下
一致信号をそれぞれ入力するフリップフロップを有しか
つゲートに前記フリップフロップの出力信号を受けてソ
ースから出力パルス信号を出力する出力MOSトランジ
スタを有するPWM出力部とを含んで構成されている。
次に本発明について図面を参照して説明する。
第1図は本発明の第1の実施例のブロック図である。
パワーMOS集積回路は、シリアル・データ受信部2.
レジスタ部3.タイミング発生部4.PWMパルス出力
部5をカスケードに接続して構成される。
レジスタ部3.タイミング発生部4.PWMパルス出力
部5をカスケードに接続して構成される。
シリアル・データ受信部2は、マイクロコンピュータ等
の制御ICから送信されるシリアル・データ25を受信
してクロック同期化する部分であり、受信データのスタ
ート・ビットを検出するスタート・ビット検出生22.
受信データ同期用クロック27を発生するサンプリング
・パルス発生部23.サンプリング・パルス発生部23
を活性化するスタート・ビット検出信号26.シリアル
・データ同期部21.クロック同期化された受信データ
28より構成される。
の制御ICから送信されるシリアル・データ25を受信
してクロック同期化する部分であり、受信データのスタ
ート・ビットを検出するスタート・ビット検出生22.
受信データ同期用クロック27を発生するサンプリング
・パルス発生部23.サンプリング・パルス発生部23
を活性化するスタート・ビット検出信号26.シリアル
・データ同期部21.クロック同期化された受信データ
28より構成される。
またスペース・ビット検出部24では受信したシリアル
・データのフレーム間の分離情報を検出し、スペース・
ビット検出信号29を出力する。
・データのフレーム間の分離情報を検出し、スペース・
ビット検出信号29を出力する。
レジスタ部3ではシリアル・データ受信部2でクロック
同期化された受信データ28をレジスタ#1.#2に格
納する部分である。
同期化された受信データ28をレジスタ#1.#2に格
納する部分である。
PWMパルス出力の立上タイミングデータである周期デ
ータはレジスタ#1 (31)に設定され、PWMパル
ス出力の立下タイミングデータであるONデユーティ幅
はレジスタ#2 (32)に設定される。
ータはレジスタ#1 (31)に設定され、PWMパル
ス出力の立下タイミングデータであるONデユーティ幅
はレジスタ#2 (32)に設定される。
スペース・ビット検出信号29により制御されるレジス
タ・アドレス発生部33から出力されるレジスタ選択信
号34により、受信データをレジスタ#1に格納するか
、レジスタ#2に格納するかが制御される。
タ・アドレス発生部33から出力されるレジスタ選択信
号34により、受信データをレジスタ#1に格納するか
、レジスタ#2に格納するかが制御される。
タイミング発生部4では自走しているフリー・ランニン
グ・カウンタ46のカウント値45とレジスタ#1.#
2の立上及び立下タイミング設定値35.36をそれぞ
れ比較部#1 (41)、#2 (42)にて比較し一
致した場合に立上及び立下一致信号43.44を出力す
る。
グ・カウンタ46のカウント値45とレジスタ#1.#
2の立上及び立下タイミング設定値35.36をそれぞ
れ比較部#1 (41)、#2 (42)にて比較し一
致した場合に立上及び立下一致信号43.44を出力す
る。
一致信号43と外部制御信号71との論理積72をとり
立ち上がりパルスタイミング信号73としてPWMパル
ス出力信号54の立上がりタイミングを制御する。
立ち上がりパルスタイミング信号73としてPWMパル
ス出力信号54の立上がりタイミングを制御する。
一致信号44はPWMパルス出力信号54の立ち下がり
タイミングを制御すると同時にフリー・ランニング・カ
ウンタ46をクリアする。発振部48は発振子6を励振
しフリー・ランニング・カウンタ46に基本クロック4
7を供給する。
タイミングを制御すると同時にフリー・ランニング・カ
ウンタ46をクリアする。発振部48は発振子6を励振
しフリー・ランニング・カウンタ46に基本クロック4
7を供給する。
PWMパルス出力部5ではタイミング発生部4にて生成
された立上タイミング制御信号73.立下タイミング制
御信号44をD型フリップ・フロップ51のS、Hに入
力することでPWMパルスを生成している。
された立上タイミング制御信号73.立下タイミング制
御信号44をD型フリップ・フロップ51のS、Hに入
力することでPWMパルスを生成している。
D型フリップ・フロップ51のζ−出力信号52はP型
出力パワーMoSトランジスタ53のゲートに入力しP
WM出力パルス信号54を生成する。
出力パワーMoSトランジスタ53のゲートに入力しP
WM出力パルス信号54を生成する。
本実施例のパワーMOS集積回路では、パルス出力自体
の処理(出力パルスの周期、デユーティ幅の制御)はマ
イクロコンピュータ等による外部における処理とは無関
係としつつ、パルスの立上りをマイロコンピュータ等に
よる外部における処理と同期をとることが可能となり、
システム全体の性能を向上させている。
の処理(出力パルスの周期、デユーティ幅の制御)はマ
イクロコンピュータ等による外部における処理とは無関
係としつつ、パルスの立上りをマイロコンピュータ等に
よる外部における処理と同期をとることが可能となり、
システム全体の性能を向上させている。
第2図は本発明の第2の実施例のブロック図である。
パワーMOS集積回路1aは、第1図の集積回路1のタ
イミング発生部4とPWMパルス出力部5の間に挿入さ
れている論理積ゲート72を省いて直接入力とし、レジ
スタ#2とフリー・ランニング・カウンタ値一致信号4
4とフリー・ランニング・カンウンタ・クリヤ制御81
人力して論理和であるフリー・ランニング・クリヤ制御
信号83をフリー・ランニング・カウンタ46に供給す
る論理和ゲート82を追加している。
イミング発生部4とPWMパルス出力部5の間に挿入さ
れている論理積ゲート72を省いて直接入力とし、レジ
スタ#2とフリー・ランニング・カウンタ値一致信号4
4とフリー・ランニング・カンウンタ・クリヤ制御81
人力して論理和であるフリー・ランニング・クリヤ制御
信号83をフリー・ランニング・カウンタ46に供給す
る論理和ゲート82を追加している。
このブロックの動作は、シリアル・データ受信部2およ
びレジスタ部3までは、第1の実施例と同一である。
びレジスタ部3までは、第1の実施例と同一である。
論理和ゲート82の動作を説明すると、一致信号43は
PWMパルス出力信号54の立ち上がりタイミングを制
御し一致信号44はPWMパルス出力信号54の立ち下
がりタイミングを制御する。また一致信号44は外部制
御信号81と論理和をとりフリー・ランニング・カウン
タ46をクリヤする。
PWMパルス出力信号54の立ち上がりタイミングを制
御し一致信号44はPWMパルス出力信号54の立ち下
がりタイミングを制御する。また一致信号44は外部制
御信号81と論理和をとりフリー・ランニング・カウン
タ46をクリヤする。
本実施例のパワーMO3ICではマイクロコンピユータ
等による外部の処理とは非同期で動作しているパルス出
力自体の処理(出力パルスの周期、デユーティ幅の制御
)に関し、フリー・ランニング・カウンタを外部からの
制御信号により強制的にクリヤする機能を有することに
よりPWM出力を外部信号と強制的に再同期することが
可能となりシステムの誤動作時等における非常処理を可
能としている。
等による外部の処理とは非同期で動作しているパルス出
力自体の処理(出力パルスの周期、デユーティ幅の制御
)に関し、フリー・ランニング・カウンタを外部からの
制御信号により強制的にクリヤする機能を有することに
よりPWM出力を外部信号と強制的に再同期することが
可能となりシステムの誤動作時等における非常処理を可
能としている。
第3図は本発明の第3の実施例のブロック図である。
第1図のブロック図と異なるのは、シリアル通信により
送信されてくるアドレス情報(IDアドレス)と外部の
スイッチにより設定されるID情報37を比較するID
アドレス比較器39を有し、その情報が一致した場合に
のみレジスタ#1、#2への書き込みを許可する機能を
備えることでパワーMOS集積回路Ibが複数個使用さ
れた場合におけるシリアル通信バスにのる情報の行き先
を認識することが容易に可能となっている。
送信されてくるアドレス情報(IDアドレス)と外部の
スイッチにより設定されるID情報37を比較するID
アドレス比較器39を有し、その情報が一致した場合に
のみレジスタ#1、#2への書き込みを許可する機能を
備えることでパワーMOS集積回路Ibが複数個使用さ
れた場合におけるシリアル通信バスにのる情報の行き先
を認識することが容易に可能となっている。
第4図は本発明の第4の実施例のブロック図であり、本
実施例のパワーMOS集積回路ICか第3図のパワーM
OS集積回路1bのブロックと異なるのは、第2図の第
2の実施例と同様に論理積ゲート72を省いて論理和ゲ
ート81を設けたことである。
実施例のパワーMOS集積回路ICか第3図のパワーM
OS集積回路1bのブロックと異なるのは、第2図の第
2の実施例と同様に論理積ゲート72を省いて論理和ゲ
ート81を設けたことである。
なお、第1〜第4の実施例の出力MOSトランジスタと
してPチャネルMOSトランジスタを用いたが、Nチャ
ネルMOS)−ランジスタでも同様である。
してPチャネルMOSトランジスタを用いたが、Nチャ
ネルMOS)−ランジスタでも同様である。
以上説明したように本発明は、シリアル通信機能を有す
るパワーMOS集積回路にPWM出力制御機能を付加し
たため、出力パルスのデユーティ幅1周期を変更する場
合以外はパルス出力自体の処理(出力パルスの周期、デ
ユーティ幅の制御)に関し外部で実行されている処理と
は全く無関係のものとなり、システムのソフトウェアを
設計しやすく、同時に簡素化することが可能となる。
るパワーMOS集積回路にPWM出力制御機能を付加し
たため、出力パルスのデユーティ幅1周期を変更する場
合以外はパルス出力自体の処理(出力パルスの周期、デ
ユーティ幅の制御)に関し外部で実行されている処理と
は全く無関係のものとなり、システムのソフトウェアを
設計しやすく、同時に簡素化することが可能となる。
パワーMOS集積回路を用いたアクチュエータ・ドライ
ブ・システムでは、同一のパルスをくり返し出力するこ
とが多く、本発明によるパワーMOS集積回路のように
1度レジスタに出力パルスの周期、デユーティ幅が設定
されると、マイクロコンピュータ等による外部処理が絡
まずに自動的にくり返し同一パルスが出力される機能は
システムの簡素化に非常に貢献する。
ブ・システムでは、同一のパルスをくり返し出力するこ
とが多く、本発明によるパワーMOS集積回路のように
1度レジスタに出力パルスの周期、デユーティ幅が設定
されると、マイクロコンピュータ等による外部処理が絡
まずに自動的にくり返し同一パルスが出力される機能は
システムの簡素化に非常に貢献する。
第1図〜第4図はそれぞれ本発明の第1〜第4の実施例
のブロック図、第5図は従来のパワーMOS集積回路の
一例の出力部模式図である。 1・・・パワーMOS集積回路、2・・・シリアル・デ
ータ受信部、3・・・レジスタ部、4・・・タイミング
発生部、5・・・PWMパルス出力部、6・・・発振子
、21・・・シリアルデータ同期部、22・・・スター
ト・ビット検出部、23・・・サンプリング・パルス発
生部、24・・・スペース・ビット検出部、25・・・
シリアル・データ、26・・・スタート・ビット検出信
号、27・・・受信データ同期用クロック、28・・・
同期化受信データ、29・・・スペース・ビット検出信
号、31・・・立上パルス制御レジスタ#1.32・・
・立下パルス制御レジスタ#2.33・・・レジスタ・
アドレス発生部、34・・・レジスタ選択信号、35・
・・立上タイミング設定値、36・・・立下タイミング
設定値、37・・・IDアドレス情報、38・・・レジ
スタへの書込許可信号、39・・・IDアドレス比較器
、41・・・比較部#1.42・・・比較部#2.43
・・・レジスタ#1とフリー・ランニング・カウンタ値
一致信号、44・・・レジスタ#2とフリー・ランニン
グ・カウンタ値一致信号、45・・・フリー・ランニン
グ・カウンタのカウント値、46・・・フリー・ランニ
ング・カウンタ、47・・・基本クロック、48・・・
発振部、52・・・D型フリップ・フロップ、52・・
・算−出力、53・・・出力トランジスタ、54・・・
PWMパルス出力信号、71・・・立上パルス制御信号
、72・・・論理積ゲート、73・・・立下パルスタイ
ミング信号、81・・・フリー・ランニング・カウンタ
・クリヤ制御(外部)、82・・・論理和ゲート、83
・・・フリー・ランニング・クリヤ制御信号。
のブロック図、第5図は従来のパワーMOS集積回路の
一例の出力部模式図である。 1・・・パワーMOS集積回路、2・・・シリアル・デ
ータ受信部、3・・・レジスタ部、4・・・タイミング
発生部、5・・・PWMパルス出力部、6・・・発振子
、21・・・シリアルデータ同期部、22・・・スター
ト・ビット検出部、23・・・サンプリング・パルス発
生部、24・・・スペース・ビット検出部、25・・・
シリアル・データ、26・・・スタート・ビット検出信
号、27・・・受信データ同期用クロック、28・・・
同期化受信データ、29・・・スペース・ビット検出信
号、31・・・立上パルス制御レジスタ#1.32・・
・立下パルス制御レジスタ#2.33・・・レジスタ・
アドレス発生部、34・・・レジスタ選択信号、35・
・・立上タイミング設定値、36・・・立下タイミング
設定値、37・・・IDアドレス情報、38・・・レジ
スタへの書込許可信号、39・・・IDアドレス比較器
、41・・・比較部#1.42・・・比較部#2.43
・・・レジスタ#1とフリー・ランニング・カウンタ値
一致信号、44・・・レジスタ#2とフリー・ランニン
グ・カウンタ値一致信号、45・・・フリー・ランニン
グ・カウンタのカウント値、46・・・フリー・ランニ
ング・カウンタ、47・・・基本クロック、48・・・
発振部、52・・・D型フリップ・フロップ、52・・
・算−出力、53・・・出力トランジスタ、54・・・
PWMパルス出力信号、71・・・立上パルス制御信号
、72・・・論理積ゲート、73・・・立下パルスタイ
ミング信号、81・・・フリー・ランニング・カウンタ
・クリヤ制御(外部)、82・・・論理和ゲート、83
・・・フリー・ランニング・クリヤ制御信号。
Claims (1)
- 【特許請求の範囲】 1、クロック信号に同期化されたシリアルデータを入力
してPWMパルス出力信号の立上および立下タイミング
・データをそれぞれ格納する二つのレジスタを有するレ
ジスタ部と、フリー・ランニング・カウンタを有しかつ
該フリー・ランニング・カウンタの出力するカウント値
と前記二つのレジスタの値とをそれぞれ比較して立上一
致信号および立下一致信号をそれぞれ出力する二つの比
較部を有するタイミング発生部と、外部から入力した立
上パルス制御信号と前記立上一致信号との論理積である
立上タイミング信号および前記立下一致信号をそれぞれ
入力するフリップフロップを有しかつゲートに前記フリ
ップフロップの出力信号を受けてソースからPWMパル
ス出力信号を出力する出力MOSトランジスタを有する
PWM出力部とを含むことを特徴とするパワーMOS集
積回路。 2、クロック信号に同期化されたシリアルデータを入力
してPWMパルス出力信号の立上および立下タイミング
・データをそれぞれ格納する二つのレジスタを有するレ
ジスタ部と、外部制御信号および立下一致信号の論理和
信号によりクリアされるフリー・ランニング・カウンタ
を有しかつ該フリー・ランニング・カウンタの出力する
カウント値と前記二つのレジスタの値とをそれぞれ比較
して立上一致信号および立下一致信号をそれぞれ出力す
る二つの比較部を有するタイミング発生部と、前記立上
一致信号と前記立下一致信号をそれぞれ入力するフリッ
プフロップを有しかつゲートに前記フリップフロップの
出力信号を受けてソースから出力パルス信号を出力する
出力MOSトランジスタを有するPWM出力部とを含む
ことを特徴とするパワーMOS集積回路。 3、前記レジスタ部が、前記シリアルデータのアドレス
情報と外部から入力される外部アドレス情報を比較し一
致した場合にのみ前記レジスタ部への前記立上および立
下タイミング・データの格納を許可するアドレス比較部
を有することを特徴とする請求項1記載のパワーMOS
集積回路。 4、前記レジスタ部が、前記シリアルデータのアドレス
情報と外部から入力される外部アドレス情報を比較し一
致した場合にのみ前記レジスタ部への前記立上および立
下タイミング・データの格納を許可するアドレス比較部
を有することを特徴とする請求項2記載のパワーMOS
集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24318390A JP3176055B2 (ja) | 1990-09-13 | 1990-09-13 | パワーmos集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24318390A JP3176055B2 (ja) | 1990-09-13 | 1990-09-13 | パワーmos集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04122151A true JPH04122151A (ja) | 1992-04-22 |
JP3176055B2 JP3176055B2 (ja) | 2001-06-11 |
Family
ID=17100059
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24318390A Expired - Fee Related JP3176055B2 (ja) | 1990-09-13 | 1990-09-13 | パワーmos集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3176055B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011199363A (ja) * | 2010-03-17 | 2011-10-06 | Konica Minolta Business Technologies Inc | 制御装置及び画像形成装置 |
JP2014121062A (ja) * | 2012-12-19 | 2014-06-30 | Denso Corp | トランシーバ、通信装置 |
-
1990
- 1990-09-13 JP JP24318390A patent/JP3176055B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011199363A (ja) * | 2010-03-17 | 2011-10-06 | Konica Minolta Business Technologies Inc | 制御装置及び画像形成装置 |
US8639366B2 (en) | 2010-03-17 | 2014-01-28 | Konica Minolta Business Technologies, Inc. | Control apparatus and image forming apparatus |
JP2014121062A (ja) * | 2012-12-19 | 2014-06-30 | Denso Corp | トランシーバ、通信装置 |
Also Published As
Publication number | Publication date |
---|---|
JP3176055B2 (ja) | 2001-06-11 |
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