JPH077419A

JPH077419A - カウンタ

Info

Publication number: JPH077419A
Application number: JP9225093A
Authority: JP
Inventors: Koichi Yomogihara; 弘一蓬原
Original assignee: Nippon Signal Co Ltd
Current assignee: Nippon Signal Co Ltd
Priority date: 1993-03-26
Filing date: 1993-03-26
Publication date: 1995-01-10
Anticipated expiration: 2012-12-24
Also published as: JP2694863B2

Abstract

(57)【要約】【目的】ステアリング回路及び３値入力を必要とせず
に、出力電圧と計数時間に関して、計数が進む方向の非
対称誤り特性を持たせる。【構成】自己保持回路は、回路故障で出力が発生しない
論理積演算発振器OSC1〜OSC3と、整流回路RC1〜RC3と、
遅延回路DE11〜DE21とを有する。遅延回路DE11〜DE21は
遅延時間の短縮される側の故障を発生しない。遅延回路
を通して論理積演算発振器OSC1〜OSC3の入力端の一つに
帰還される信号により自己保持させる。各自己保持回路
の出力は、計数入力パルスのパルス幅よりは長い遅延時
間を持ち遅延時間の延長される側の故障が発生しない遅
延回路DE12、DE22を通して、次段の自己保持回路に入力
され、パルス幅が故障で短縮されることのない計数入力
パルス信号で計数される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計数命令があって所定
時間後に出力電圧が消滅し、回路故障時には出力電圧を
発生しないか、または計数時間が短縮される側に誤るフ
ェイルセイフなカウンタに関する。このようなカウンタ
は、例えば踏切警報装置において、鳴動開始を所定時間
後に行なう時のタイマとして利用される。

【０００２】

【従来の技術】従来のこの種のカウンタとしては、特願
昭５５ー１１６８５２号がある。この先行技術において
は、ステアリング回路を有し、３値入力を必要とする。

【０００３】

【本発明が解決しようとする課題】上述したように、特
願昭５５ー１１６８５２号においては、ステアリング回
路を有し、３値入力を必要とするため、回路構成が複雑
化する傾向にある。

【０００４】そこで、本発明の課題は、ステアリング回
路及び３値入力を必要とせずに、出力電圧と計数時間に
関して、計数が進む方向の非対称誤り特性を持たせるこ
とができるようにしたカウンタを提供することを目的と
する。

【０００５】

【課題を解決するための手段】上述した課題解決のた
め、本発明は、複数の自己保持回路を有し、前段の自己
保持回路の出力消滅を条件として、次段の自己保持回路
の計数出力電圧が消滅することにより、計数入力パルス
信号を計数するカウンタにおいて、自己保持回路は、回
路故障で出力が発生しない論理積演算発振器と、この論
理積演算発振器の出力を整流する整流回路と、この整流
回路の後段に備えられ遅延時間の短縮される側の故障を
発生しない遅延回路とを備えるとともに、前記遅延回路
を通して前記論理積演算発振器の入力端の一つに帰還さ
れる信号により自己保持させるように構成され、各自己
保持回路の出力は、計数入力パルスのパルス幅よりは長
い遅延時間を持ち遅延時間の延長される側の故障が発生
しない遅延回路を通して、次段の自己保持回路に入力さ
れ、パルス幅が故障で短縮されることのない計数入力パ
ルス信号で計数されることを特徴とする。

【０００６】

【作用】上記構成のカウンタによれば、ステアリング回
路及び３値入力を必要とせずに、出力電圧と計数時間に
関して、計数が進む方向の非対称誤り特性を持たせるこ
とができる。

【０００７】

【実施例】図１は本発明に係るカウンタの電気回路接続
図である。この実施例では、正電源で動作するものを示
してあるが、負電源で動作する回路構成であってもよ
い。図において、ＯＳＣ０は計数命令となる電圧信号Ｓ
０を発生する論理積演算発振器、ＲＣ０はこの論理積演
算発振器ＯＳＣ０の出力側に接続された整流回路であ
る。これらは故障時に出力が発生しない回路構成とす
る。このような論理積演算発振器ＯＳＣ０及び整流回路
ＲＣ０は、例えば実開昭５７ー４７６４号公報や特公昭
５１ー３８２１１号公報等において公知である。図２は
これらの刊行物に開示された論理積演算発振器の一例を
示しており、トランジスタＴｒ１、Ｔｒ２を直結すると
共に、トランジスタＴｒ２のコレクタをツェナーダイオ
ードＺＤ１を経てトランジスタＴｒ３のベースに接続
し、トランジスタＴｒ３のコレクタに接続されたツェナ
ーダイオードＺＤ２と抵抗Ｒ３との接続点を、抵抗Ｒ４
を通してトランジスタＴｒ１のベースに接続させてあ
る。Ｒ１、Ｒ２はコレクタ抵抗、Ａは入力端、Ｂは電源
入力端である。

【０００８】図２に示す論理積演算発振器において、入
力端Ａに、ツェナーダイオードＺＤ１、ＺＤ２のツェナ
ー電圧Ｖｚ１、Ｖｚ２が、電源電圧Ｖｂに対してＶｚ
１、Ｖｚ２＞Ｖｂとなる電圧が入力された場合、即ち入
力端Ａの電位が電源枠外電位となった場合、トランジス
タＴｒ１〜Ｔｒ３が順次オン、オフ動作を繰返し、出力
端子Ｃには入力端Ａに与えられる入力電圧レベルと略零
レベルとの間で振動する発振出力が得られる。一方、入
力端Ａに印加される入力電圧がトランジスタＴｒ１〜Ｔ
ｒ３を動作させるに充分なレベルに達しなかった場合
や、回路に断線故障等を生じた場合には、発振動作が停
止するから、出力端子Ｃには出力は発生しない。

【０００９】次に図３は整流回路ＲＣ０の具体的な実施
例を示し、論理積演算発振器ＯＳＣ０から与えられる交
流電圧Ｖ０を、ダイオードＤ１、Ｄ２及びコンデサＣ１
によって整流平滑し、出力端子Ｄから計数命令信号Ｓ０
となる整流出力を得る回路構成となっている。この整流
回路は、断線故障等を生じた場合に整流出力がなくな
る。

【００１０】なお、負電源で動作させる場合には、ＰＮ
ＰトランジスタとＮＰＮトランジスタを相互に変換し、
ダイオードの向きを逆にすればよい。

【００１１】再び図１に戻って説明する。１は計数入力
パルス信号Ｓ３を発生するパルス発生器の構成例であ
る。このパルス発生器１は故障時にパルス幅が短縮され
ることのないものにすることによって構成される。パル
ス幅が短くなる方向に誤ると、後に述べる論理積演算発
振器ＯＳＣ１〜ＯＳＣ３が応答できなくなり、計数が遅
れる方向に誤る可能性がでてくるからである。図４は、
このようなパルス発生器１の具体的な実施例を示し、プ
ログラマブル．ユニジャンクション．トランジスタＰＵ
Ｔを使用した発振回路となっている。Ｒ５〜Ｒ８は抵
抗、Ｃ２はコンデンサ、Ｄ３はダイオードである。

【００１２】図４に示すパルス発振器において、前記論
理積演算発振器ＯＳＣ０から入力された計数命令信号Ｓ
０により、ダイオードＤ３を通してコンデンサＣ２を充
電し、Ｃ３・Ｒ６で定まる時定数でプログラマブル．ユ
ニジャンクション．トランジスタＰＵＴを発振させ、ゲ
ート．カソード間に接続された抵抗Ｒ８を通して、計数
入力パルス信号Ｓ３を出力する。ここで、計数入力パル
ス信号Ｓ３の周期をｔとし、ｎ個のパルスを計数する場
合、時定数Ｃ２・Ｒ５がＣ２・Ｒ５＞＞ｎｔであれば、計数命令信号Ｓ０が消滅した後も、時定数Ｃ
２・Ｒ５で定まる時間だけコンデンサＣ２に端子電圧が
残り、その間、プログラマブル．ユニジャンクション．
トランジスタＰＵＴが発振動作を継続し、計数入力パル
ス信号Ｓ３が得られる。計数命令信号Ｓ０の消滅に同期
して計数入力パルス信号Ｓ３を発生させるためには、コ
ンデンサＣ４を通して計数命令信号Ｓ０の微分パルスを
入れてやればよい。

【００１３】この図４のパルス発生器は、回路故障を生
じると、プログラマブル．ユニジャンクション．トラン
ジスタＰＵＴが発振を停止し、計数入力パルス信号Ｓ３
となる抵抗Ｒ８の両端電圧が、電源電圧Ｖｂを抵抗Ｒ７
と抵抗Ｒ８とによって分圧した電圧値に固定される。即
ち、計数入力パルス信号Ｓ３のパルス幅が短縮されるこ
とはない。なお、図４においては、抵抗Ｒ８の端子電圧
をパルス出力として利用する回路構成となっているが、
この後段に増幅器を設けてもよい。

【００１４】ＯＳＣ１〜ＯＳＣ３は論理積演算発振器、
ＲＣ１〜ＲＣ３はこの論理積演算発振器ＯＳＣ０〜ＯＳ
Ｃ３のそれぞれの出力に接続された整流回路であって、
これらは既に図２及び図３で説明した論理積演算発振器
ＯＳＣ０と同様の回路構成をとり、故障時に出力が発生
しない回路構成とする。

【００１５】前記論理積演算発振器ＯＳＣ１、ＯＳＣ２
及びＯＳＣ３のそれぞれの入力端Ｂ１、Ｂ２及びＢ３に
は、パルス発生器１からの計数入力パルス信号Ｓ３を並
列的に入力するようになっている。各論理積演算発振器
ＯＳＣ１、ＯＳＣ２及びＯＳＣ３の計数パルス入力回路
は、コンデンサＣ１１とダイオードＤ１２を直列に接続
すると共に、コンデンサＣ１１とダイオードＤ１２との
接続点にクランプ用のダイオードＤ１１を接続した構成
となっている。また、入力端Ｂ１には、論理積演算発振
起ＯＳＣ０からの計数命令信号Ｓ０を、計数入力パルス
信号Ｓ３と並列に供給するようになっている。計数命令
信号Ｓ０は他の入力端Ｂ２、Ｂ３に対しても供給しても
よい。

【００１６】更に、論理積演算発振器ＯＳＣ１、ＯＳＣ
２及びＯＳＣ３のもう一方の入力端Ａ１、Ａ２及びＡ３
には、論理積演算発振器ＯＳＣ０からの計数命令信号Ｓ
０を微分回路２を通して微分したリセット信号Ｓ２を入
力するようになっている。リセット信号Ｓ２の入力回路
は、コンデンサＣ２２とダイオードＤ２２を直列に接続
すると共に、コンデンサＣ２２とダイオードＤ２２との
接続点にクランプ用のダイオードＤ２１を接続した構成
となっている。ＤＥ１１〜ＤＥ３１は前記整流回路ＲＣ
１〜ＲＣ３のそれぞれに接続された遅延回路である。こ
れらの遅延回路ＤＥ１１〜ＤＥ３１の出力の一部は、帰
還回路ｆ１〜ｆ３を通して、論理積演算発振器ＯＳＣ１
〜ＯＳＣ３の入力端Ａ１〜Ａ３にそれぞれ帰還させてお
り、遅延回路ＤＥ１１〜ＤＥ３１の遅延時間Ｔ１より、
論理積演算発振器ＯＳＣ１〜ＯＳＣ３の入力端Ａ１〜Ａ
３に入力されるリセット信号Ｓ２のパルス幅が大きい場
合、論理積演算発振器ＯＳＣ１〜ＯＳＣ３がそれぞれ自
己保持動作をする。即ち、遅延回路ＤＥ１１〜ＤＥ３１
は、論理積演算発振器ＯＳＣ１〜ＯＳＣ３及び整流回路
ＲＣ１〜ＲＣ３と共に、自己保持回路を構成する。遅延
回路ＤＥ１１〜ＤＥ３１を設けなくとも、帰還回路ｆ１
〜ｆ３があれば自己保持動作はするが、この場合には、
論理積演算発振器ＯＳＣ１〜ＯＳＣ３が雑音によって誤
って自己保持動作をする危険がある。遅延回路ＤＥ１１
〜ＤＥ３１があれば、この雑音による自己保持の誤動作
を防止することができる。なお、この遅延回路ＤＥ１１
〜ＤＥ３１は、帰還回路ｆ１〜ｆ３のループ内に設けて
もよい。

【００１７】ＤＥ１２〜ＤＥ３２は各自己保持回路の出
力を、一定の遅延時間Ｔ２をおいて、次段の論理積演算
発振器ＯＳＣ２及びＯＳＣ３の入力端Ｂ２及びＢ３にそ
れぞれ入力する遅延回路である。この遅延回路ＤＥ１２
〜ＤＥ３２は、論理積演算発振器ＯＳＣ２及びＯＳＣ３
の入力端Ｂ２及びＢ３のそれぞれに並列的に入力される
計数入力パルス信号Ｓ３が、負入力、すなわち電圧なし
になっても論理積演算発振器ＯＳＣ２、ＯＳＣ３の発振
動作を継続させるために設けられたもので、計数入力パ
ルス信号Ｓ３の電圧なしのパルス幅Ｔ３より長い遅延時
間を持つように構成される。

【００１８】前記遅延回路ＤＥ１１〜ＤＥ３１は、遅延
時間Ｔ１が故障で短縮されない遅延回路として構成す
る。このような遅延回路は、四端子コンデンサを用いる
ことにより構成できる。その具体例を図５に示す。この
図５の実施例の場合には、断線または短絡の何れの場合
にも出力がなくなるから、遅延時間の短縮される側の故
障モードは生じない。図５の実施例では、四端子コンデ
ンサＣ５と抵抗Ｒ９との組合せで構成してあるが、抵抗
Ｒ９の代りにチョークコイルを用いてもよい。また、必
要な遅延時間に合せて多段構成としてもよい。

【００１９】次に、前記遅延回路ＤＥ１２〜ＤＥ３２は
故障で遅延時間Ｔ２が延長されない遅延回路として構成
する。このような遅延回路は、例えば図６に示すよう
に、抵抗Ｒ１０と通常のコンデサＣ６との組合せによっ
て実現できる。

【００２０】次に図７のタイムチャートを参照して、動
作を説明する。まず、図７（ａ）に示すように、ｔｏ時
に電源が投入されると、論理積演算発振器ＯＳＣ０及び
その出力に接続された整流回路ＲＣ０から、高レベルの
計数命令信号Ｓ０が出力され、論理積演算発振器ＯＳＣ
１の入力端Ｂ１に与えられる。これと同時に、計数命令
信号Ｓ０が微分回路２に入力され、図７（ｂ）に示すよ
うな微分出力たるリセット信号Ｓ２が発生する。このリ
セット信号Ｓ２は論理積演算発振器ＯＳＣ１〜ＯＳＣ３
の入力端Ａ１〜Ａ３のそれぞれに対して並列に入力さ
れ、論理積演算発振器ＯＳＣ１において、入力端Ｂ１に
入力される計数命令信号Ｓ０との間の入力論理が整い、
論理積演算発振器ＯＳＣ１が発振を開始し、整流回路Ｒ
Ｃ１に高レベルの整流出力が発生する。この整流出力に
より次段の論理積演算発振器ＯＳＣ２が発振動作を開始
し、さらにその出力によって論理積演算発振器ＯＳＣ３
が発振する。つまり、論理積演算発振器ＯＳＣ１〜ＯＳ
Ｃ３が順次に発振動作を開始してリセットされる。ここ
にリセット信号Ｓ２のパルス幅Ｔ４は、論理積演算発振
器ＯＳＣ１〜ＯＳＣ３の遅延回路ＤＥ１１〜ＤＥ３１の
遅延時間の和より長いものとする。

【００２１】整流回路ＲＣ１〜ＲＣ３の整流出力は、遅
延回路ＤＥ１１〜ＤＥ３１で遅延時間Ｔ１の時間的遅れ
をもって、帰還回路ｆ１〜ｆ３を通して、それぞれの入
力端Ａ１〜Ａ２にそれぞれ帰還される。Ｄ４は帰還回路
ｆ１〜ｆ３に挿入されたダイオードである。ここで、遅
延回路ＤＥ１１〜ＤＥ３１の遅延時間Ｔ１はリセット信
号Ｓ２の時間幅Ｔ４より短い値にセットしてあるから、
論理積演算発振器ＯＳＣ１〜ＯＳＣ３に自己保持動作が
かかり、リセット信号Ｓ２が消滅した後も、図７（ｄ）
〜（ｇ）に示す如く、発振動作を継続する。なお、計数
命令信号Ｓ０が高レベルになると、パルス発生器１には
図７（ｃ）に示すような計数入力パルス信号Ｓ３が発生
するが、計数入力パルス信号Ｓ３を入力すべき論理積演
算発振器ＯＳＣ１の入力端Ｂ１には論理１の計数命令信
号Ｓ０が入力されており、また論理積演算発振器ＯＳＣ
２、ＯＳＣ３の入力端Ｂ２、Ｂ３には前段の自己保持回
路の出力が入力されているので、計数は進まない。

【００２２】次に、計数命令信号Ｓ０がｔ１時に電圧な
しになると、計数命令が発生する。即ち、計数命令信号
Ｓ０が電圧なしになると、パルス発振器１からの計数入
力パルス信号Ｓ３が論理積演算発振器ＯＳＣ１〜ＯＳＣ
３の入力端Ｂ１〜Ｂ３に入力される。この計数入力パル
ス信号Ｓ３の第１発目の入力により、論理積演算発振器
ＯＳＣ１が図７（ｄ）に示すように発振を停止し、出力
が消滅する。

【００２３】計数入力パルス信号Ｓ３は論理積演算発振
器ＯＳＣ２にも同時に入力されるが、論理積演算発振器
ＯＳＣ２に対しては、その入力端Ｂ２に遅延回路ＤＥ１
２を通して論理積演算発振器ＯＳＣ１の出力が与えられ
ている。この遅延回路ＤＥ１２の遅延時間Ｔ２は計数入
力パルス信号Ｓ３のパルス幅Ｔ３より長い時間幅に設定
されている。つまり、論理積演算発振器ＯＳＣ１の出力
が消滅するｔ１時から、計数入力パルス信号Ｓ３のパル
ス幅Ｔ３より長い時間Ｔ２の間、論理積発振回路ＯＳＣ
２は遅延回路ＤＥ１２から入力端Ｂ２に入力される信号
によって発振動作が保持され、発振を継続する。しか
も、上記遅延時間Ｔ２を経過した後は、計数入力パルス
信号Ｓ３が電圧ありの状態に復帰しているため、上記遅
延時間Ｔ２を経過した後は、この計数入力パルス信号Ｓ
３によって保持される。

【００２４】次にｔ２時に２発目の計数入力パルス信号
Ｓ３が発生すると、論理積演算発振器ＯＳＣ２の出力が
図７（ｆ）のように消滅する。

【００２５】以上の動作が自己保持回路の段数ｎだけ繰
返され、最終段の論理積演算発振器がｎ発目のパルスを
カウントするカウンタが得られる。この実施例では段数
が３であるので、最終段の論理積演算発振器ＯＳＣ３
は、図７（ｇ）に示すように、３発目の計数入力パルス
信号Ｓ３を計数することになる。

【００２６】次にフェイルセイフ性について説明する。

【００２７】まず、パルス発生器１は故障時に高レベル
出力となり、計算入力パルスＳ３は発生せず、しかもパ
ルス幅が短縮されることがないから、計数が進む方向で
あり、フェイルセイフである。また、計数命令信号Ｓ０
の消滅と同期させるために挿入した微分用コンデンサＣ
４が開放または短絡故障を生じた場合には、同期パルス
が入力されないか、または計数入力パルス信号Ｓ３が対
地アースされ、計数入力パルス信号Ｓ３はが発生しな
い。同期パルスが入力されない場合、計数入力パルスＳ
３の第１発目が早く出てしまうときが存在するが、この
とき計数は時間軸上で進む側である。これは計数命令信
号Ｓ０が発生して、論理積演算発振器ＯＳＣ３に出力が
発生するまでの時間が短縮される側であってフェルセイ
フである。

【００２８】また、論理積演算発振器ＯＳＣ１〜ＯＳＣ
３及び整流回路ＲＣ１、ＲＣ３に回路故障を生じた場合
は出力が発生せず、従って次段の自己保持回路に出力を
発生できないから、計数が進む方向に誤り、フェイルセ
イフである。

【００２９】次に遅延回路ＤＥ１１、ＤＥ２１、ＤＥ３
１に回路故障を生じた場合、出力がなくなり、またＤＥ
１２、ＤＥ２２、ＤＥ３２が故障した場合は、遅延時間
が短くなるか、または出力がなくなる故障モードとなる
から、フェイルセイフである。

【００３０】更に各自己保持回路の入力回路に関して
は、次の通りフェイルセイフ性が保たれる。（イ）コンデンサＣ１１、Ｃ２２の故障短絡時には入力端Ａ１〜Ａ３及びＢ１〜Ｂ３にクランプ
電圧が得られないので、論理積演算発振器ＯＳＣ１〜Ｏ
ＳＣ３が発振しない。また、開放故障時にはリセット信
号Ｓ２や計数入力パルス信号Ｓ３が入力されないから、
論理積演算発振器ＯＳＣ１〜ＯＳＣ３が発振しない。（ロ）ダイオードＤ１１、Ｄ２１の故障短絡時には計数入力パルス信号Ｓ３またはリセット信号
Ｓ２が入らない。開放時にはコンデンサＣ１１、Ｃ２２
の蓄積電荷を放電するループがなくなるので、パルスを
入力することができない。（ハ）ダイオードＤ１２、Ｄ２２の故障短絡時には自己保持動作がなされない。たとえば、論理
積演算発振器ＯＳＣ１のダイオードＤ１２が短絡すれ
ば、入力パルスが消滅したとき、ダイオードＤ１１から
コンデンサＣ１１へ放電電流が流れるので、このとき、
入力端Ａ１は、電位Ｖｓとなって発振を停止し、自己保
持できない。また、開放時にはパルスが入力できない。（ニ）ダイオードＤ４の故障開放された場合は自己保持されず、また短絡の場合は遅
延回路ＤＥ１１〜ＤＥ３１の遅延用コンデンサが入力に
並列に入るから、論理積演算発振器ＯＳＣ１〜ＯＳＣ３
にリセット信号Ｓ２が入力されない。

【００３１】つまり、入力回路を構成する各回路部品の
断線、短絡の何れの故障の場合にも、計数が進む方向と
なり、フェイルセイフである。

【００３２】

【本発明の効果】以上述べたように、本発明は、複数の
自己保持回路を有し、前段の自己保持回路の出力消滅を
条件として、次段の自己保持回路の計数出力電圧が消滅
することにより、計数入力パルス信号を計数するカウン
タにおいて、自己保持回路は、回路故障で出力が発生し
ない論理積演算発振器と、この論理積演算発振器の出力
を整流する整流回路と、この整流回路の後段に備えられ
遅延時間の短縮される側の故障を発生しない遅延回路と
を備えるとともに、前記遅延回路を通して前記論理積演
算発振器の入力端の一つに帰還される信号により自己保
持させるように構成され、各自己保持回路の出力は、計
数入力パルスのパルス幅よりは長い遅延時間を持ち遅延
時間の延長される側の故障が発生しない遅延回路を通し
て、次段の自己保持回路に入力され、パルス幅が故障で
短縮されることのない計数入力パルス信号で計数される
ことを特徴とするから、ステアリング回路及び３値入力
を必要とせずに、出力電圧と計数時間に関して、計数が
進む方向の非対称誤り特性を持たせることができるよう
にしたフェイルセイフなカウンタを提供することができ
る。

【図面の簡単な説明】

【図１】本発明に係るカウンタの電気回路図である。

【図２】本発明に用い得る論理積演算発振器の電気回路
図である。

【図３】同じく整流回路の電気回路図である。

【図４】同じくパルス発生器の電気回路図である。

【図５】同じく遅延回路の電気回路図である。

【図６】同じくもう一つの遅延回路の電気回路図であ
る。

【図７】本発明に係るカウンタの動作を説明するための
タイムチャートである。

【参照符合】

１パルス発生器ＯＳＣ１〜ＯＳＣ３論理積演算発振器ＲＣ１〜ＲＣ３整流回路ＤＥ１１、ＤＥ１２、ＤＥ２１、ＤＥ２２、ＤＥ３１、
ＤＥ３２遅延回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年４月２６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】明細書

【発明の名称】カウンタ

【特許請求の範囲】

【発明の詳細な説明】

【０００１】

【０００２】

【従来の技術】従来のこの種のカウンタとしては、本願
出願人の出願に係る特願昭55ー116852号がある。

【０００３】

【発明が解決しようとする課題】しかし、この先行技術
においては、ステアリング回路を有し、３値入力を必要
とするため、回路構成が複雑化する傾向にある。

【０００４】そこで、本発明の課題は、ステアリング回
路及び３値入力を必要とせずに、出力電圧と計数時間に
関して、計数が進む方向の非対称誤り特性を持たせるこ
とができるようにしたフェルセイフなカウンタを提供す
ることである。

【０００５】

【課題を解決するための手段】上述した課題解決のた
め、本発明は、互いに並列に接続されたｎ段の記憶回路
を備えたカウンタであって、前記記憶回路のそれぞれ
は、自己保持回路と、遅延回路とを含んでおり、前記自
己保持回路は、論理積演算発振器を含み、前記論理積演
算発振器は第１入力端子に逆流阻止回路を経て入力され
るプリセット信号(S₂)と、第２入力端子に入力されるセ
ット信号との論理積により出力し、その出力信号を前記
第１入力端子に帰還して自己保持する回路を構成してお
り、前記遅延回路は、前記自己保持回路の前記出力信号
を所定時間保持する回路であり、前記論理積演算発振器
の前記第１入力端子には、予め入力される初期入力信号
(S₀)の立ち上がり信号が前記プリセット信号(S₂)として
入力され、初段の記憶回路を構成する論理積演算発振器
を除き、前記論理積演算発振器の前記第２入力端子に
は、当該論理積演算発振器の属する前記記憶回路より前
段の前記記憶回路の出力信号と、前記初期入力信号(S₀)
が立ち下がってから生じる信号のうち、計数すべきでな
いときを論理値１とする信号(S₃)とが入力され、初段の
記憶回路の前記第２入力端子には、前記初期入力信号(S
₀)と、前記初期入力信号(S₀)が立ち下がってから生じる
信号のうち、計数すべきでない時を論理値１とする信号
(S₃)が入力される。

【０００６】

【作用】ｎ段の記憶回路のうち、初段の記憶回路は、第
２入力端子に初期入力信号(S₀)が供給され、かつ、第１
入力端子に初期入力信号(S₀)の立ち上がり信号であるプ
リセット信号(S₂)が入力されると、入力AND条件が成立
し、論理積演算発振器が発振動作を開始する。論理積演
算発振器の発振動作に伴って生じる論理積出力は帰還回
路を介して論理積演算発振器の第１入力端子に与えられ
るので、プリセット信号(S₂)が消滅した後も、帰還信号
と信号(S₀)との間で入力AND条件が成立し、論理積演算
発振器が発振動作を継続し、論理積出力を生じる。

【０００７】初段の記憶回路を除く他の記憶回路は、前
段の記憶回路を構成する論理積演算発振器の出力が、第
２の遅延回路を介して、次段の記憶回路を構成する論理
積演算発振器の第２入力端子に入力される。このため、
プリセット信号が存在する間に、前段の論理積演算発振
器からの出力が次段の論理積演算発振器に入力され、そ
の入力タイミングで発振動作を開始する。各段の記憶回
路を構成する論理積演算発振器も所定の遅延時間をおい
て自己保持され。

【０００８】次に、初期入力信号(S₀)が立ち下がってか
ら生じる信号のうち、計数すべきでない時を論理値１と
する第１番目の信号(S₃)が論理値０となり、これが第２
入力端子に入力されると、第１段目の論理積演算発振器
の入力AND条件が不成立となり、第１段目の論理積演算
発振器が発振を停止し、出力が消滅する。

【０００９】第１段目の論理積演算発振器が発振を停止
して出力が消滅しても、第１段目の自己保持回路の出力
信号は、遅延回路によって所定時間保持される。この出
力信号が第２段目の記憶回路を構成する論理積演算発振
器の第２入力端子に入力される。このため、第２段目以
降の記憶回路は、入力AND条件が維持され、各論理積演
算発振器が発振動作を継続する。

【００１０】次に、第２番目の信号(S₃)が論理値０にな
ると、第２段目の論理積演算発振器の入力ＡＮＤ条件が
不成立となり、第２段目の論理積演算発振器の発振動作
が停止し、出力信号が消滅する。以上の動作が自己保持
回路の段数ｎだけ繰返され、最終段の論理積演算発振器
がｎ番目のパルスをカウントするカウンタが得られる。

【００１１】論理積演算発振器は、入力端子の電位が電
源枠外電位である場合に発振動作をして論理積出力を生
じ、回路故障のとき発振動作を停止し出力信号が消滅す
る回路である。入力AND条件が成立しない場合、及び回
路故障を生じた場合は、発振動作をせず、出力信号が発
生しない。従って、計数が進む方向に誤り、フェイルセ
イフである。

【００１２】

【実施例】図１は本発明に係るカウンタの電気回路接続
図である。この実施例では、正電源で動作するものを示
してあるが、負電源で動作する回路構成であってもよ
い。図において、OSC₀は計数命令を与える電圧信号S₀を
発生する論理積演算発振器である。後述するように、計
数の命令は信号S₀が消滅した時である。RC₀はこの論理
積演算発振器OSC₀の出力側に接続された整流回路であ
る。これらは故障時に出力が発生しない回路構成とす
る。このような論理積演算発振器OSC₀ 及び整流回路RC₀
は、例えば実開昭57ー4764号公報、特公昭51ー38211号公
報及び特公昭45ー29054号公報等において公知である。図
２はこれらの刊行物に開示された論理積演算発振器の一
例を示しており、トランジスタTr₁、Tr₂を直結すると共
に、トランジスタTr₂のコレクタをツェナーダイオードZ
D₁を介してトランジスタTr₃のベースに接続し、トラン
ジスタTr₃のコレクタに接続されたツェナーダイオードZ
D₂と抵抗R₃との接続点を、抵抗R₄を介してトランジスタ
Tr₁のベースに接続させてある。R₁、R₂は各々トランジス
タTr₁、Tr₂のコレクタ抵抗、X₁、X₂、X₃は入力端子、Ｙは
電源入力端子、Ｚは出力線である。

【００１３】図２に示す論理積演算発振器において、ツ
ェナーダイオードZD₁、ZD₂のツェナー電圧Vz₁、Vz₂は電源
電圧Vbにほぼ等しいか僅かに高い電圧である。電源電位
より少し高い電圧が入力端子X₁、X₂、X₃に同時に入力され
た場合、即ち、入力端子X₁、X₂、X₃に電源電位Vbよりも高
い電位（電源枠外電位と称する）が与えられた場合、ト
ランジスタTr₁ 〜Tr₃が順次オン、オフ動作を繰返し、
出力線Ｚには入力端子X₃に与えられる入力電圧レベルと
略零レベルとの間で振動する交流の発振出力が得られ
る。入力端子X₁、X₂、X₃の電位が電源電位Vbよりも高い場
合であっても、ツェナーダイオードZD₁、ZD₂のツェナー
電圧Vz₁、Vz₂が高いためにトランジスタTr₁ 〜Tr₃を動作
させるに充分なレベルに達していない場合、または電源
電位Vbに等しい場合や、回路に断線故障等を生じた場合
には、発振できないから、出力線Ｚには交流出力は発生
しない。

【００１４】次に図３は整流回路RC₀ の具体的な実施例
を示し、論理積演算発振器OSC₀ から与えられる交流電
圧V₀を、ダイオードD₁、D₂及びコンデサC₀、C₁によって倍
電圧整流平滑し、出力端Ｄから信号S₀となる整流出力を
得る回路構成となっている。この整流回路は、断線故障
等を生じた場合に整流出力がなくなる。なお、整流回路
RC₀の入力信号V₀は図２の論理積演算発振器の出力信号
を増幅した信号とする場合もある（例えば電気試験所研
究報告No.695号）。

【００１５】負電源で動作させる場合には、図２におい
てPNPトランジスタをNPNトランジスタに置き換え、ツェ
ナーダイオードの向きを逆にし、入力信号を負の入力電
圧とすると共に、図３において、ダイオードの向きを逆
にして負の倍電圧整流出力を得る回路とすればよい。以
下、正電源で動作する場合について説明する。

【００１６】再び図１に戻って説明する。論理積演算発
振器OSC₀には予め発振開始の入力信号（即ち、S₀=1を出
力するための信号）が、電源枠外電位の論理レベルで入
力端子X₁〜X₃に与えられ、この入力信号が消滅した後
（即ち、S₀=0の出力信号が生じた後）、以降に述べる計
数動作が行われる。

【００１７】１は計数パルス信号S₃ を発生するパルス
発生器である。このパルス発生器１は故障時にパルス幅
が短縮されることのないものにすることによって構成さ
れる。パルス幅が短くなる方向に誤ると、後に述べる論
理積演算発振器OSC₁、OSC₂、OSC₃ が応答できなくなり、
計数が遅れる方向に誤る可能性がでてくるからである。
図４は、このようなパルス発生器１の具体的な実施例を
示し、プログラマブル．ユニジャンクション．トランジ
スタPUT を使用した発振回路となっている。R₅〜R₈は抵
抗、C₂、C₃、C₄はコンデンサ、D₃はダイオード、Vbは電源
電圧である。

【００１８】図４に示すパルス発生器において、論理積
演算発振器OSC₀から出力される信号S₀は、ダイオードD₃
を介してコンデンサC₂ に充電され、C₃ ・ R₅で定まる時
定数で、プログラマブル．ユニジャンクション．トラン
ジスタPUTが発振する。この発振出力信号は、ゲート．
カソード間に接続された抵抗R₈の端子間に、計数パルス
信号S₃ として出力される。ここで、計数パルス信号S₃
の周期をｔとし、図１のカウンタを用いて、ｎ個のパル
スを計数する場合、時定数C₃ ・ R₅が C₃ ・ R₅ >>nt であれば、信号S₀ が消滅した後も、時定数C₃ ・ R₅ で
定まる時間だけコンデンサC₂に端子電圧が残り、その
間、プログラマブル．ユニジャンクション．トランジス
タPUTが発振動作を継続し、計数パルス信号S₃が得られ
る。信号S₀の消滅に同期して計数パルス信号S₃ を発生
させるには、コンデンサC₄を介して信号S₀の微分パルス
（立ち下がり成分）を入力してやればよい。

【００１９】この図４のパルス発生器は、回路故障を生
じると、プログラマブル．ユニジャンクション．トラン
ジスタPUTが発振を停止し、計数パルス信号S₃となる抵
抗R8の端子電圧が、電源電圧Vbを抵抗R₇と抵抗R₈とによ
って分圧した電圧の値に固定される。即ち、回路を構成
する要素に短絡または開放の故障を生じても、計数パル
ス信号S₃のパルス幅が短縮されることはない。図４にお
いては、抵抗R₈の端子電圧をパルス出力として直接利用
する回路構成となっているが、この後段に増幅器を設け
てもよい。

【００２０】OSC₁、OSC₂、OSC₃は論理積演算発振器、RC₁、
RC₂、RC₃はこの論理積演算発振器OSC₁、OSC₂、OSC₃のそれ
ぞれの出力に接続された整流回路であって、これらは既
に図２及び図３で説明した論理積演算発振器OSC₀と同様
の回路構成をとり、故障時に発振の出力信号が発生しな
い回路構成として構成されている。

【００２１】図２の論理積演算発振器を用いて、第１図
の論理積演算発振器OSC₁、OSC₂、OSC₃を構成するには、図
２の入力端子X₁、X₂、X₃ のうちの２つ、例えば入力端子X
₁、X₂を共通に接続すると共に、残りの入力端子X₃を独立
させて２入力ANDゲートとし、入力端子X₁、X₂の組を第１
入力端子A₁（またはA₂、A₃）とし、入力端子X₃を第２入
力端子B₁（またはB₂、B₃）として用いる。図１における
第１入力端子A₁、A₂、A₃及び第２入力端子B₁、B₂、B₃はこの
ように接続された入力端子である。なお、図２に示した
論理積演算発振器OSC₁、OSC₂、OSC₃の構成は、前述したよ
うに、実開昭57ー4764号公報や特公昭51ー38211号公報等
において公知である。

【００２２】論理積演算発振器OSC₁、OSC₂及びOSC₃のそ
れぞれの第２入力端子B₁ 、B₂ 及びB₃には、パルス発生
器１からの計数パルス信号S₃を並列的に入力するように
なっている。各論理積演算発振器OSC₁、OSC₂及びOSC₃の
計数パルス入力回路は、コンデンサC₁₁とダイオードD₁₂
を直列に接続すると共に、コンデンサC₁₁とダイオードD
₁₂との接続点に、入力信号を電源電位Vbにクランプする
クランプ用ダイオードD₁₁を接続した構成となってい
る。また、第２入力端子B₁には、論理積演算発振器OSC₀
からの信号S₀を、計数パルス信号S₃と並列に供給するよ
うになっている。信号S₀は他の第２入力端子B₂、B₃に対
しても供給してもよい。図１において、２は論理積演算
発振器OSC₀の出力信号の立ち上がり成分を抽出して出力
するための微分回路である。

【００２３】更に、論理積演算発振器OSC₁、OSC₂及びOSC
₃のもう一方の第１入力端子A₁、A₂及びA₃ には、論理積
演算発振器OSC₀からの信号S₀の立ち上がり成分が、微分
回路２を介して、プリセット信号S₂として入力されるよ
うになっている。プリセット信号S₂ の入力される回路
は、コンデンサC₂₂とダイオードD₂₂を直列に接続すると
共に、コンデンサC₂₂とダイオードD₂₂との接続点に、入
力信号を電源電位Vbにクランプするクランプ用ダイオー
ドD₂₁を接続した構成となっている。D₂₂は入力信号S₂が
低レベル（論理値０）になったとき、帰還回路fi(i=1,
2,3)の帰還信号が低レベルにならないように挿入された
逆流防止用のダイオードである。

【００２４】DE₁₁、DE₂₁、DE₃₁は整流回路RC₁、RC₂、RC₃の
それぞれに縦続接続されたオン．ディレイ型の遅延回路
である。遅延回路DE₁₁、DE₂₁、DE₃₁は、各々、整流回路RC
₁、RC₂、RC₃の整流出力の供給時を基準にして遅延させた
出力を生じる遅延回路、即ち、発生した入力信号の立ち
上がりだけを遅延させるタイプの遅延回路である。

【００２５】遅延回路DE₁₁、DE₂₁、DE₃₁の出力信号の一部
は、各々帰還回路f₁、f₂、f₃を介して、論理積演算発振器
OSC₁、OSC₂、OSC₃の第１入力端子A₁、A₂、A₃にそれぞれ帰還
させてある。遅延回路DE₁₁、DE₂₁、DE₃₁による遅延時間を
T₁とすると、この遅延時間T₁より、論理積演算発振器OS
C₁、OSC₂、OSC₃の第１入力端子A₁、A₂、A₃に入力されるプリ
セット信号S₂のパルス幅（入力される時間幅）が大きい
場合、第２入力端子B₁、B₂、B₃に電源電位Vbより高い入力
電圧（論理値１）がある間、論理積演算発振器OSC₁、OSC
₂、OSC₃ がそれぞれ、第１入力端子A₁、A₃、A₃の入力信号
を自己保持する。即ち、論理積演算発振器OSC₁、OSC₂、OS
C₃、整流回路RC₁、RC₂、RC₃、遅延回路DE₁₁、DE₂₁、DE₃₁及び
帰還回路f₁、f₂、f₃は、帰還により第２入力端子B₁、B₂、B₃
に電源電位Vbより高い電位（論理値１）が入力される
間、論理積演算発振器OSC₁、OSC₂、OSC₃の第１入力端子A₁
、A₂ 、A₃ の入力信号を各々自己保持する自己保持回路
を構成する。

【００２６】遅延回路DE₁₁、DE₂₁、DE₃₁を設けなくとも、
帰還回路f₁、f₂、f₃と論理積演算発振器OSC₁、OSC₂、OSC₃に
よって、信号S₂は各々信号S₃が入力される間自己保持さ
れるが、この場合には、論理積演算発振器OSC₁、OSC₂、OS
C₃が雑音によって誤って自己保持動作をする危険があ
る。遅延回路DE₁₁、DE₂₁、DE₃₁があれば、この雑音による
自己保持の誤動作を防止することができる。なお、ダイ
オードD₄は帰還電流の方向（信号の方向）を示すために
挿入されている（現実にこのように挿入してよい）。遅
延回路DE₁₁、DE₂₁、DE₃₁は、帰還回路f₁、f₂、f₃のループ内
に設けてもよい。また、整流回路RC₁、RC₂、RC₃の一部と
してもたせてもよい。

【００２７】DE₁₂、DE₂₂、DE₃₂は第２の遅延回路である。
第２の遅延回路DE₁₂、DE₂₂、DE₃₂は、論理積演算発振器OS
C₁またはOSC₂の出力が電圧なしとなる時刻を基準にし
て、電圧有りを所定時間維持するように遅延出力を生じ
る遅延回路、即ち、入力の立ち下がりだけを遅延させる
タイプの遅延回路（オフ．ディレイ回路）である。これ
らの遅延回路DE₁₂、DE₂₂、DE₃₂は、論理積演算発振器OSC₂
及びOSC₃の第２入力端子B₂及びB₃ のそれぞれに並列的
に入力される計数パルス信号S₃が、電圧なし（論理値
０）になっても論理積演算発振器OSC₂、OSC₃の発振動作
を所定時間継続させるために備えてあり、計数パルス信
号S₃の電圧なし（論理値０）のパルス幅をT₃としたと
き、パルス幅T₃より長い遅延時間を持つように構成され
る。

【００２８】遅延回路DE₁₁、DE₂₁、DE₃₁は、遅延時間T₁が
故障で短縮されないか、または出力が発生しない遅延回
路として構成する。このような遅延回路は、四端子コン
デンサを用いることにより構成できる。その具体例を図
５に示す。図５の実施例では、四端子コンデンサC₅と抵
抗R₉との組合せで構成してある。また、必要な遅延時間
に合せて多段構成としてもよい。この図５の実施例の場
合には、抵抗R₄に断線故障が生じても、コンデンサC₅に
断線または短絡の故障が生じても、出力信号は発生しな
いから、遅延時間の短縮される側の故障モードは生じな
い。

【００２９】次に、遅延回路DE₁₂、DE₂₂、DE₃₂は、この電
圧有りの遅延時間T₂が計数パルス信号S₃の電圧なしの持
続時間よりも長く、故障で遅延時間T₂が延長されない遅
延回路として構成する。このような遅延回路は、例えば
図６に示すように、抵抗R₁0と通常のコンデサC₆との組
合せによって実現できる。抵抗R₁₀の代わりにダイオー
ドを用いてもよいことは公知である。

【００３０】複数備えられた自己保持回路のうち、初段
の自己保持回路を構成する論理積演算発振器OSC₁は、第
２入力端子B₁に信号S₀が与えられ、信号S₀の入力タイミ
ングで発振動作を開始すると共に、信号S₀及び計数パル
ス信号S₃が電圧なし（論理値０）となるタイミングで発
振動作を停止する。

【００３１】他の自己保持回路は、前段の自己保持回路
を構成する論理積演算発振器OSC₁またはOSC₂の出力（論
理値１）が、第２の遅延回路DE₁₂またはDE₂₂を介して、
次段の自己保持回路を構成する論理積演算発振器OSC₂ま
たはOSC₃の第２入力端子B₂またはB₃ に入力され、その
入力タイミングで発振動作を開始すると共に、計数パル
ス信号S₃ が電圧なし（論理値０）となる度毎に順次に
発振動作を停止する。図１において、論理積演算発振器
OSCi(i=1,2,3)と、整流回路RCi(i=1,2,3)と、遅延回路D
Ei₁(i=1、2、3)と、帰還回路fi(i=1,2,3)と、遅延回路DEi
₂(i=1,2,3)とで構成される回路は、論理積演算発振器OS
Ci(i=1,2,3)の出力が消滅してから所定の遅れを持って
出力信号が消滅する記憶回路を構成していることにな
る。

【００３２】次に、図７のタイムチャートを参照して、
図１のカウンタの動作を説明する。図７において、論理
値１として表示された高レベルは電源電位Vbよりも高い
電位であって論理積演算発振器が発振できる論理レベル
を示し、論理値０として示された低レベルは論理積演算
発振器が発振できない論理レベルを示している。

【００３３】まず、図７(a) に示すように、t₀ 時に論
理積演算発振器OSC₀の入力端子X₁、X₂、X₃に外部から電源
電位よりも高い入力電圧が投入されると、論理積演算発
振器OSC₀及びその出力側に接続された整流回路RC₀か
ら、高レベル（論理値１）の信号S₀が出力され、この信
号S₀が論理積演算発振器OSC₁の第２入力端子B₁に与えら
れる。同時に、信号S₀が微分回路２に入力され、図７
(b)に示すような、微分による信号S₀の立ち上がり成分
が電圧有りの高レベル（論理値１）のプリセット信号S₂
(パルス幅T₂）として発生する。プリセット信号S₂にお
いて、論理値０の論理レベルはダイオードD₂₁で電源電
位Vbにクランプされるから、電源電位Vbであり、論理値
１の論理レベルは電源電位Vbよりも高い電位である。論
理値１のプリセット信号S₂ は論理積演算発振器OSC₁、OS
C₂、OSC₃の第１入力端子A₁、A₂、A₃のそれぞれに対して並
列的に入力される。論理積演算発振器OSC₁においては、
第２入力端子B₁に入力される高レベル（論理値１）の信
号S₀との間の入力AND条件が成立し、論理積演算発振器O
SC₁ が発振を開始し、整流回路RC₁に高レベルの整流出
力信号が発生する。この整流出力信号により次段の論理
積演算発振器OSC₂が発振動作を開始し、さらにその出力
によって論理積演算発振器OSC₃が発振する。この発振が
起こっている間、信号S₂は論理値１である。つまり、論
理積演算発振器OSC₁、OSC₂、OSC₃が順次に発振動作を開始
してプリセットされる。ここにプリセット信号S₂ のパ
ルス幅T₄は、論理積演算発振器OSC₁、OSC₂、OSC₃の出力側
に備えられた遅延回路DE₁₁、DE₂₁、DE₃₁の遅延時間の和よ
り長いものとする。

【００３４】整流回路RC₁、RC₂、RC₃の高レベルの整流出
力は、遅延回路DE₁₁、DE₂₁、DE₃₁で遅延時間T₁の時間的遅
れをもって、帰還回路f₁、f ₂、f₃を介して、それぞれの第
１入力端子A₁、A₂、A₃にそれぞれ帰還される。ここで、遅
延回路DE₁₁、DE₂₁、DE₃₁の遅延時間T₁はプリセット信号S₂
の時間幅T₄より短い値にセットしてあるから、論理積演
算発振器OSC₁、OSC₂、OSC₃の自己保持動作が可能となり、
プリセット信号S₂が消滅した後も、図７(d)〜(g)に示す
如く、論理積演算発振器OSC₁、OSC₂、OSC₃は発振動作を継
続する。なお、図７(f)及び(g)のタイムチャートは整流
回路RC₂、RC₃の各出力信号を示している。

【００３５】信号S₀が高レベルになると、パルス発生器
１には図７(c)に示すような計数パルス信号S₃ が発生す
るが、計数パルス信号S₃を入力すべき論理積演算発振器
OSC₁ の第２入力端子B₁ には論理値１の信号S₀が入力さ
れており、また論理積演算発振器OSC₂、OSC₃の第２入力
端子B₂ 、B₃には、それぞれ、前段の記憶回路の出力信号
が入力されているので、計数動作は行われない。

【００３６】次に、計数命令信号として、信号S₀がT₁時
に低レベル（論理値０）になると、パルス発生器１で生
じる計数パルス信号S₃（低レベルの論理値０が計数すべ
き信号である）が論理積演算発振器OSC₁、OSC₂、OSC₃の第
２入力端子B₁、B₂、B₃ に入力される。この低レベル（論
理値０）の計数パルス信号S₃の第１番目の入力により、
論理積演算発振器OSC₁の入力AND条件が不成立となり、
論理積演算発振器OSC₁が図７(d)に示すように発振を停
止し出力が消滅する。

【００３７】低レベル（論理値０）の計数パルス信号S₃
は論理積演算発振器OSC₂にも同時に入力されるが、論理
積演算発振器OSC₂に対しては、その第２入力端子B₂に遅
延回路DE₁₂を介して論理積演算発振器OSC₁の出力が与え
られている。この遅延回路DE₁₂の遅延時間T₂は計数パル
ス信号S₃が低レベル（論理値０）となるパルス幅T₃より
長い時間幅に設定されている。つまり、論理積演算発振
器OSC₁ の出力が消滅するT₁ 時から、計数パルス信号S₃
が低レベル（論理値０）となるパルス幅T₃より長い時間
T₂の間、論理積演算発振器OSC₂には遅延回路DE₁₂から第
２入力端子B₂に高レベル（論理値１）の信号が入力され
るので、発振動作が維持される。しかも、上記遅延時間
T₂を経過した後は、計数パルス信号S₃が高レベル（論理
値１）の状態に復帰しているため、この計数パルス信号
S₃によって論理積演算発振器OSC₂の出力信号は保持され
る。

【００３８】次にT₂ 時に２番目の低レベル（論理値
０）の計数パルス信号S₃ が発生すると、論理積演算発
振器OSC₂ の出力が図７(f)のように消滅する。

【００３９】以上の動作が記憶回路の数だけ繰返され、
最終段の論理積演算発振器OSC₃の出力信号が消滅するこ
とによって、計数パルス信号S₃のパルス数をカウントす
るカウンタが得られる。この実施例では記憶回路数が３
であるので、最終段の論理積演算発振器OSC₃ は、図７
(g)に示すように３番目の計数パルス信号S₃ を計数する
ことになる。

【００４０】次にフェイルセイフ性について説明する。

【００４１】まず、パルス発生器１は故障時に計数パル
ス信号S₃ の電位が直流として固定されるから、計数パ
ルス信号S₃に関して、論理積演算発振器OSC₁、OSC₂、OSC₃
の第２入力端子B₁、B₂、B₃で見た信号S₃の電位が論理値０
に対応する電源電位Vbとなる（交流信号でないから、電
源電位より高い信号として生じない）。このため、論理
積演算発振器OSC₁、OSC₂、OSC₃が発振を停止する。これは
遅延時間が短縮される側である。

【００４２】また、信号S₀の消滅と同期させるために挿
入した微分用コンデンサC₄が開放または短絡故障を生じ
た場合には、同期パルスが入力されないか、または計数
パルス信号S₃の電位が直流として固定され、論理値０と
論理値１との間で繰り返す計数パルス信号S₃が発生しな
い。同期パルスが入力されない場合、計数パルス信号S₃
の第１番目が早く出てしまうときが存在するが、このと
き計数は時間軸上で進む側である。これは論理値０の信
号S₀が発生して、論理積演算発振器OSC₃ に出力が発生
するまでの時間が短縮される側である。

【００４３】また、論理積演算発振器OSC₁、OSC₂、OSC₃及
び整流回路RC₁、RC₂、RC₃に回路故障を生じた場合は出力
信号が発生せず、従って次段の自己保持回路に出力信号
を発生できないから、計数が進む方向（遅延時間が短縮
される側）に誤る。

【００４４】次に遅延回路DE₁₁、DE₂₁、DE₃₁に回路故障を
生じた場合、出力信号がなくなり、またDE₁₂、DE₂₂、DE₃₂
が故障した場合は、遅延時間が短くなるか、または出力
信号がなくなる故障モードとなるから、フェイルセイフ
である。

【００４５】更に各記憶回路の入力回路に関しては、次
の通りフェイルセイフ性が保たれる。（イ）コンデンサC₁₁、C₂₂の故障短絡時には第１入力端子A₁、A₂、A₃ 及び第２入力端子B₁、
B₂、B₃ にクランプ電圧が得られないので、論理積演算発
振器OSC₁、OSC₂、OSC₃ が発振しない。また、開放故障時
にはプリセット信号S₂ や計数パルス信号S₃ が入力され
ないから、論理積演算発振器OSC₁、OSC₂、OSC₃ が発振し
ない。（ロ）ダイオードD₁₁、D₂₁の故障短絡時には計数パルス信号S₃ またはリセット信号S₂が
入力されない。開放時にはコンデンサC₁₁、C₂₂の蓄積電
荷を放電するルートがなくなるので、パルスが入力され
ない。（ハ）ダイオードD₁₂、D₂₂の故障短絡時には自己保持動作がなされない。たとえば、論理
積演算発振器OSC₁のダイオードD₁₂が短絡すれば、入力
パルスが消滅したとき、ダイオードD₁₁からコンデンサC
₁₁へ放電電流が流れるので、このとき、第２入力端子B₁
は、電位Vbとなって発振を停止し、自己保持できない。
また、開放時にはパルスが入力されない。（ニ）ダイオードD₄の故障開放故障が起こった場合は自己保持されず、また短絡の
場合は遅延回路DE₁₁、DE₂₁、DE₃₁の遅延用コンデンサが入
力信号に対してに並列に入るから、論理積演算発振器OS
C₁、OSC₂、OSC₃にプリセット信号S₂が入力されない。つま
り、入力回路を構成する各回路部品の断線、短絡の何れ
の故障の場合にも、計数が進む方向である。なお、実施
例では、帰還信号の方向を示すためにダイオードD₄を挿
入したが、帰還回路ｆを介して第１入力端子Ai(i=1,2,
3)の入力信号が遅延回路DEi₂(i=1,2,3)に入力されない
ように、ダイオードD₄を挿入してもよい。現実にはダイ
オードD₄は抵抗であってもよい。

【００４６】

【発明の効果】以上述べたように、本発明によれば、計
数命令があって所定時間後に出力電圧が消滅するカウン
タであって、ステアリング回路及び３値入力を必要とせ
ずに、出力電圧と計数時間に関して、計数が進む方向の
非対称誤り特性を持たせることができるようにしたフェ
イルセイフなカウンタを提供することができる。

【図面の簡単な説明】

【図１】本発明に係るカウンタの電気回路図である。

【図３】同じく整流回路の電気回路図である。

【図４】同じくパルス発生器の電気回路図である。

【図５】同じく遅延回路の電気回路図である。

【図６】同じくもう一つの遅延回路の電気回路図であ
る。

【参照符号】１パルス発生器 OSC₁、OSC₂、OSC₃ 論理積演算発振器 RC₁、RC₂、RC₃ 整流回路 DE₁₁、DE₁₂、DE₂₁、DE₂₂、DE₃₁、DE₃₂ 遅延回路

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図７

【補正方法】変更

【補正内容】

【図７】

Claims

【特許請求の範囲】

【請求項１】複数の自己保持回路を有し、前段の自己
保持回路の出力消滅を条件として、次段の自己保持回路
の計数出力電圧が消滅することにより、計数入力パルス
信号を計数するカウンタにおいて、自己保持回路は、回
路故障で出力が発生しない論理積演算発振器と、この論
理積演算発振器の出力を整流する整流回路と、この整流
回路の後段に備えられ遅延時間の短縮される側の故障を
発生しない遅延回路とを備えるとともに、前記遅延回路
を通して前記論理積演算発振器の入力端の一つに帰還さ
れる信号により自己保持させるように構成され、各自己
保持回路の出力は、計数入力パルスのパルス幅よりは長
い遅延時間を持ち遅延時間の延長される側の故障が発生
しない遅延回路を通して、次段の自己保持回路に入力さ
れ、パルス幅が故障で短縮されることのない計数入力パ
ルス信号で計数されることを特徴とするカウンタ。