JPH04122064A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPH04122064A JPH04122064A JP2243193A JP24319390A JPH04122064A JP H04122064 A JPH04122064 A JP H04122064A JP 2243193 A JP2243193 A JP 2243193A JP 24319390 A JP24319390 A JP 24319390A JP H04122064 A JPH04122064 A JP H04122064A
- Authority
- JP
- Japan
- Prior art keywords
- sbd
- type
- region
- area
- slot
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000004888 barrier function Effects 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims description 8
- 230000015654 memory Effects 0.000 abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- 238000000605 extraction Methods 0.000 abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 239000006023 eutectic alloy Substances 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラＲＡＭに関し、特にバイポーラＲＡ
Ｍの負荷を構成するダイオードの構造に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to bipolar RAM, and particularly to bipolar RAM.
The present invention relates to the structure of a diode that constitutes a load of M.
バイポーラ・トランジスタを用いた論理回路やメモリは
ＭＯＳトランジスタを用いたものに較べ、高速性能の点
で優れている。特に、これらのものが中型や大型コンピ
ュータに用いられた場合、それらの性能を決定すること
が多いので、より一層の高速化や高集積化が進められて
いる。Logic circuits and memories using bipolar transistors are superior to those using MOS transistors in terms of high-speed performance. In particular, when these devices are used in medium-sized or large-sized computers, their performance is often determined, so further speeding up and higher integration are being promoted.
そういった高速性能を得るために、主に５ＢＤ（ショッ
トキ・バリア・ダイオード）負荷型のメモリセルが使用
されている。第４図に等価回路に示す、対になった縦型
ＮＰＮ トランジスタ（以下、Ｔｒと記す）Ｑｌ、Ｑ２
の負荷に抵抗Ｒ１と５ＢＤ１とを、抵抗Ｒ２と５ＢＤ２
とを用い、ＮＰＮ ＴｒＱｔ 、Ｑ２はそれぞれベー
スとコレクタを交差接続しである。In order to obtain such high-speed performance, 5BD (Schottky barrier diode) load type memory cells are mainly used. A pair of vertical NPN transistors (hereinafter referred to as Tr) Ql and Q2 are shown in the equivalent circuit in Figure 4.
resistor R1 and 5BD1 to the load, resistor R2 and 5BD2
NPN TrQt and Q2 are used to cross-connect the base and collector, respectively.
上述した従来のＳＢＤ負荷型メモリセルを用いたバイポ
ーラＥＣＬ ＲＡＭは、超高速性能の点では非常に優
れている。しかし、メモリセルサイズが大きいために、
大容量化が困難である。これは、ＳＢＤのアノード領域
がエピタキシャル層の表面に平面的に形成されているた
め、メモリセルにおけるＳＢＤの面積が３０％前後を占
めることになる。一方、この面積を小さくすると、高速
性能やα線によるソフトエラーが問題となる。The above-mentioned bipolar ECL RAM using the conventional SBD load type memory cell is extremely superior in terms of ultra-high-speed performance. However, due to the large memory cell size,
It is difficult to increase capacity. This is because the anode region of the SBD is formed planarly on the surface of the epitaxial layer, so the area of the SBD occupies about 30% of the memory cell. On the other hand, if this area is reduced, high-speed performance and soft errors caused by alpha rays will become a problem.
本発明の目的は、上記欠点を除去し、メモリセルに形成
するＳＢＤのアノード領域を大きくすると同時にＳＢＤ
に付く容量を大きくし、メモリセル選択時の高速化及び
α線によるソフトエラーに対する余裕度を増大させ、信
頼性の向上したバイポーラＲＡＭを提供することにある
。An object of the present invention is to eliminate the above-mentioned drawbacks, enlarge the anode region of the SBD formed in a memory cell, and at the same time
The object of the present invention is to provide a bipolar RAM with improved reliability by increasing the capacity attached to the memory cell, increasing the speed at which memory cells are selected, and increasing the margin against soft errors caused by alpha rays.
本発明のバイポーラＲＡＭは、メモリセルを構成するＳ
ＢＤのアノード領域、つまり溝内面に金属共晶合金層を
介在させ、接合を形成した構造を有している。The bipolar RAM of the present invention has S
It has a structure in which a metal eutectic alloy layer is interposed in the anode region of the BD, that is, the inner surface of the groove, and a bond is formed.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図＜ａ）は本発明の第１の実施例の平面図、第１図
（ｂ）は第１図（ａ）のＡ−Ａ’線断面図である。第２
図（ａ）、（ｂ）は、本実施例の構造の形成方法の一例
を説明するための主要工程の断面図である。FIG. 1<a) is a plan view of a first embodiment of the present invention, and FIG. 1(b) is a sectional view taken along the line AA' in FIG. 1(a). Second
Figures (a) and (b) are cross-sectional views of main steps for explaining an example of the method for forming the structure of this example.
第１図（ａ）、（ｂ）において、Ｐ−型シリコン基板１
上には、Ｎ＋型埋め込み層２を介して、Ｎ−型エピタキ
シャル層３が形成されており、Ｎ−型エピタキシャル層
３表面からＰ−型シリコン基板１に達する溝、Ｎ−型エ
ピタキシャル層３表面及び溝表面を覆う酸化シリコン膜
４．及び溝内の埋設材により素子分離領域５が形成され
ている。Ｎ＝型エピタキシャル層３における素子分離領
域５により囲まれた素子形成領域には、Ｎ＋型埋め込み
層２に至るＮ＋型コレクタ引き出し領域６、Ｐ型ベース
領域７．Ｐ−型負荷抵抗領域８゜およびショットキ・バ
リア・ダイオード（ＳＢＤ）１５が形成されている。In FIGS. 1(a) and 1(b), a P-type silicon substrate 1
Above, an N- type epitaxial layer 3 is formed via an N+ type buried layer 2, and a groove reaching from the surface of the N- type epitaxial layer 3 to the P- type silicon substrate 1, and a groove extending from the surface of the N- type epitaxial layer 3 are formed. and a silicon oxide film covering the groove surface4. An element isolation region 5 is formed by the buried material in the trench. In the element forming region surrounded by the element isolation region 5 in the N= type epitaxial layer 3, there are an N+ type collector extraction region 6 reaching the N+ type buried layer 2, a P type base region 7. A P-type load resistance region 8° and a Schottky barrier diode (SBD) 15 are formed.
５ＢＤ１５は、ｐ−型負荷抵抗領域８を介して、Ｐ型ベ
ース領域７と接続している。Ｐ型ベース領域７内には、
Ｎ＋型エミッタ領域９ａ、９ｂが形成され、Ｐ＋型ベー
ス引き出し領１０が形成されている。５ＢＤ１５は、溝
型の形状を有し、Ｎ−型エピタキシャル層３．ＳＢＤア
ノード電極１３ａ、１３ｂ、１３ｃ、及び埋設材である
ところの多結晶シリコン１４から構成されている。ＳＢ
Ｄアノード電極１３ａ、１３ｂは溝型の側面に形成され
、ＳＢＤアノード電極１３ｃは溝型の底面に形成されて
いる。ＳＢＤアノード電ｔｒｉ １３ ａは、Ｐ−型負
荷抵抗領域と接続している。5BD15 is connected to the P-type base region 7 via the P-type load resistance region 8. In the P type base region 7,
N+ type emitter regions 9a and 9b are formed, and a P+ type base extraction region 10 is formed. 5BD15 has a groove-shaped shape and is an N-type epitaxial layer 3. It is composed of SBD anode electrodes 13a, 13b, 13c, and polycrystalline silicon 14 which is a buried material. S.B.
The D anode electrodes 13a and 13b are formed on the side surfaces of the groove shape, and the SBD anode electrode 13c is formed on the bottom surface of the groove shape. The SBD anode voltage tri 13 a is connected to a P-type load resistance region.
５ＢＤ１５の露呈部面積に比べ、ＳＢＤアノード電極の
面積は溝型の側面に形成されたＳＢＤアノード電極ｌ・
３ａ、１３ｂの分だけ広くなっている。このことから、
ＳＢＤアノード電極の面積が従来と同一であるならば、
５ＢＤ１５の露呈部面積は従来のＳＢＤの面積より狭い
ことになる。このため、本実施例では、ＳＢＤの■、特
性が改善され、コレクタに付く全容量ＣＴも増加する。Compared to the area of the exposed part of 5BD15, the area of the SBD anode electrode is smaller than the area of the SBD anode electrode formed on the side surface of the groove.
It is wider by 3a and 13b. From this,
If the area of the SBD anode electrode is the same as the conventional one,
The exposed area of the 5BD15 is smaller than that of the conventional SBD. Therefore, in this embodiment, the characteristics of the SBD are improved, and the total capacitance CT attached to the collector is also increased.
従って、本実施例のような構造のＳＢＤを有するメモリ
・セルでは、従来のＳＢＤ面積より狭い露呈面積のＳＢ
Ｄでも、α線入射によるセルのコレクタの電位変動が少
なくなり、信頼性が向上する。Therefore, in a memory cell having an SBD structured as in this embodiment, the exposed area of the SB is smaller than that of the conventional SBD.
In case D, the potential fluctuation of the collector of the cell due to the incidence of α rays is reduced, and the reliability is improved.
次に、本実施例の構造を実現するための製造方法につい
て説明する。Next, a manufacturing method for realizing the structure of this example will be explained.
まず、第２図（ａ）に示すように、Ｐ−型シリコン基板
１上にＮ＋型埋め込みＮｊ２を形成し、その上に厚さ０
．２μｍ程度のＮ−型エピタキシャル層３を成長させる
。次に、Ｐ−型シリコン基板１に達する溝をドライ・エ
ツチングにより形成し、渭及びＮ−型エピタキシャル層
３の表面に熱酸化による酸化シリコン膜４を形成し、溝
の部分にエッチバック法により例えばノンドープ多結晶
シリコンからなる埋設材を埋め込み、素子分離領域５を
形成する。次に、Ｎ＋型コレクタ引き出し領域６．Ｐ型
ベース領域７．Ｐ−型負荷抵抗領域８、Ｎ＋型エミッタ
領域９ａ、９ｂ、及びＰ＋型ベース引き出し領域１０を
形成し、半導体基板の形成が完了する。Ｐ型ベース領域
７．Ｐ−型負荷抵抗領域８の形成は、ボロンのイオン注
入により行なわれる。続いて、半導体基板の表面に、気
相成長による窒化シリコン膜１１を堆積し、選択トライ
・エツチングにより幅２μｍ、長さ４μｍ。First, as shown in FIG. 2(a), an N+ type buried Nj2 is formed on a P- type silicon substrate 1, and a layer with a thickness of 0 is formed on it.
．． An N-type epitaxial layer 3 of about 2 μm is grown. Next, a groove reaching the P-type silicon substrate 1 is formed by dry etching, a silicon oxide film 4 is formed by thermal oxidation on the surface of the wave and N-type epitaxial layer 3, and an etch-back method is applied to the groove portion. For example, a burying material made of non-doped polycrystalline silicon is buried to form an element isolation region 5. Next, N+ type collector extraction area 6. P-type base region7. P- type load resistance region 8, N+ type emitter regions 9a and 9b, and P+ type base extraction region 10 are formed, and the formation of the semiconductor substrate is completed. P-type base region7. The P-type load resistance region 8 is formed by boron ion implantation. Subsequently, a silicon nitride film 11 is deposited on the surface of the semiconductor substrate by vapor phase growth, and selectively etched to a width of 2 μm and a length of 4 μm.
深さ１．５μｍの溝１２を形成する。この渭１２の表面
は０．３μｍ程度の深さにわたってドライ・エツチング
時に多数の欠陥が発生しているのて、シリコンのウェッ
ト・エツチングにより、この欠陥領域を除去する。A groove 12 with a depth of 1.5 μm is formed. Since a large number of defects have been generated on the surface of this edge 12 during dry etching to a depth of about 0.3 .mu.m, these defective regions are removed by wet etching of silicon.
次に、溝近傍の酸化シリコン膜４をエツチング除去した
後、講１２の表面に白金（Ｐｔ）を厚さ２００ｎｍ程度
付着させる。約６００℃てアニルを行ない、溝１２の表
面ての白金とシリコンの共晶化反応を行なうことにより
、共晶合金ｐｔＳｉからなるＳＢＤアノード電極１３ａ
、１１３ｂ、１３ｃが形成される。Next, after removing the silicon oxide film 4 near the groove by etching, platinum (Pt) is deposited on the surface of the groove 12 to a thickness of about 200 nm. By performing annealing at approximately 600° C. and performing a eutectic reaction between platinum and silicon on the surface of the groove 12, the SBD anode electrode 13a made of eutectic alloy ptSi is formed.
, 113b, 13c are formed.
次に、第２図（ｂ）に示すように、ノンドープ多結晶シ
リコン膜を表面に堆積し、これの高さがＰ−型負荷抵抗
領域８と同程度になるまでエッチハックを行ない、溝１
２に対する埋設材としての多結晶シリコン１４を形成す
る。この段階で、Ｎ−型エピタキシャル層３．ＳＢＤア
ノード電極１．３ａ、１３ｂ、１３ｃ、及び′多結晶シ
リコン１４からなる溝型の形状を有する５ＢＤ１５が完
成する。続いて、窒化シリコン膜１１をエツチング除去
し、第１図（ａ）、（ｂ）に示した構造を得る。Next, as shown in FIG. 2(b), a non-doped polycrystalline silicon film is deposited on the surface, and etched and hacked until the height of the film becomes comparable to that of the P-type load resistance region 8.
Polycrystalline silicon 14 is formed as a buried material for 2. At this stage, the N-type epitaxial layer 3. A groove-shaped 5BD 15 made of SBD anode electrodes 1.3a, 13b, 13c, and polycrystalline silicon 14 is completed. Subsequently, the silicon nitride film 11 is removed by etching to obtain the structure shown in FIGS. 1(a) and 1(b).
引き続いて、５ＢＤ１５の露呈部及び領域６゜９ａ、９
ｂ、１０の露呈部が０５μｍ程度の余裕を持って覆われ
るように、厚さ約１５０ｎｍのバリアメタル層を形成し
、眉間絶縁膜を堆積し、バリアメタル層に接続するアル
ミニウム配線を形成し、ＳＢＤ負荷型のバイポーラＲＡ
Ｍか形成される。Subsequently, exposed parts and areas 6°9a, 9 of 5BD15
b. Form a barrier metal layer with a thickness of about 150 nm so that the exposed part 10 is covered with a margin of about 0.5 μm, deposit an insulating film between the eyebrows, and form an aluminum wiring connected to the barrier metal layer, SBD load type bipolar RA
M is formed.
以上説明したように、本実施例は、ＳＢＤのアノード電
極か溝１２内部に形成され、負荷抵抗とも接続されてい
るので、メモリセル面積を極めて小さくすることかでき
る。また、この表面は、はぼ平坦であるので、それの上
層に配線がきても段切れの恐れがない。As explained above, in this embodiment, the anode electrode of the SBD is formed inside the groove 12 and is also connected to the load resistor, so that the memory cell area can be made extremely small. In addition, since this surface is almost flat, there is no risk of breakage even if wiring is placed on top of it.
ＳＢＤ部の領域について、本実施例と従来のものを比較
すると、ＳＢＤのアノード面積５ＳＢＤ＝２３μｍ２を
形成するために、従来のＳＢＤの占有面積Ｓｏは、
Ｓ、）＝４Ｘ４．７５．ｃｚｍ２
本実施例のＳＢＤの占有面積Ｓ１は
５１＝４Ｘ１
と従来のものに比べて１／４．７５（約２１％）と格段
に面積の縮小ができる。ＳＢＤは通常メモリセルの４０
％を占有しており、メモリセｌしは、この構造を用いた
場合、約３２％小さくなる。またＳＢＤに付く容量は、
アノード面積に比例しており、同等で問題ない。Comparing the area of the SBD section between this embodiment and the conventional one, in order to form the anode area of the SBD 5SBD=23 μm2, the occupied area So of the conventional SBD is S, )=4×4.75. czm2 The occupied area S1 of the SBD of this embodiment is 51=4X1, which is 1/4.75 (approximately 21%), which is a significant reduction in area compared to the conventional one. SBD usually has 40 memory cells.
%, and the memory cell size is approximately 32% smaller using this structure. Also, the capacity attached to SBD is
It is proportional to the anode area, so there is no problem as it is equivalent.
また、製造工程においても、ＳＢＤ形成のための溝のエ
ツチングとそれの埋設工程とが必要であるが、他は殆ん
ど従来と同じ製造方法を用いることができる。Further, in the manufacturing process, etching of a groove for forming an SBD and a step of burying the groove are necessary, but almost the same manufacturing method as the conventional method can be used in other respects.
第３図（ａ）は本発明の第２の実施例の平面図、第３図
＜ｂ＞は第３図（ａ）のＡ−Ａ’線断面図である。FIG. 3(a) is a plan view of a second embodiment of the present invention, and FIG. 3(b) is a sectional view taken along the line AA' in FIG. 3(a).
本実施例では、素子分離領域５ａの側面にＳＢＤアノー
ド電極１３ｄが形成され、これらは５ＢＤ１５ａのアノ
ード電極となる。本実施例ではセル１ビツトにつきＳＢ
Ｄが１個分節約できる。このため、本実施例では、メモ
リセルの面積は本発明の第１の実施例に比べ、更に１０
％程度低減することができ、従来構造より約３５％狭く
なる。In this embodiment, the SBD anode electrode 13d is formed on the side surface of the element isolation region 5a, and these serve as the anode electrode of the 5BD 15a. In this embodiment, SB per bit of cell
You can save one D. Therefore, in this embodiment, the area of the memory cell is further increased by 10% compared to the first embodiment of the present invention.
35% narrower than the conventional structure.
以上説明したように本発明は、ショットキ・バリア・ダ
イオード負荷型のバイポーラＲＡＭからなる半導体装置
において、ショットキ・バリア・ダイオードのアノード
を溝型にすることにより、ショットキ・バリア・ダイオ
ードの実効表面面積を縮小することが可能となり、バイ
ポーラＲＡＭのメモリ・セルの面積を縮小することが実
現できる。As explained above, in a semiconductor device comprising a Schottky barrier diode-loaded bipolar RAM, the effective surface area of the Schottky barrier diode is increased by making the anode of the Schottky barrier diode groove-shaped. This makes it possible to reduce the area of the memory cell of the bipolar RAM.
第１図（ａ）は本発明の第１の実施例を説明するための
平面図、第１１１Ｊ（ｂ）は第１図（ａ）のＡ−Ａ’線
断面図、第２図（ａ＞、（ｂ）は本発明の第１の実施例
の半導体装置の構造の形成方法を説明するための主要工
程の断面図、第３図（ａ）は本発明の第２の実施例を説
明するための平面図、第３図（ｂ）は第３図（ａ）のＡ
−Ａ線断面図、第４図は本発明及び従来技術を説明する
ためのメモリセルの等価回路図。
１・・・Ｐ−型シリコン基板、２・・・Ｎ”型埋め込み
層、３−Ｎ−型エピタキシャル層、４・・・酸化シリコ
ン膜、５，５ａ・・・素子分離領域、６・・・Ｎ＋型コ
レクタ引き出し領域、７・・・Ｐ型ベース領域、８・・
・Ｐ−型負荷抵抗領域、９’ａ、９ｂ・・・Ｎ”′型エ
ミッタ領域、１０・・・Ｐ＋型ベース引き出し領域、１
１・・・窒化シリコン膜、１２・・・溝、１３ａ、１３
ｂ、１３ｃ、１３ｄ・・・ＳＢＤアノード電極（ｐｔＳ
ｉ）、１４・・・多結晶シリコン、１５．１５ａ・・・
ショットキ・バリア・ダイオード（ＳＢＤ）。
５ＢＤＩ、５ＢＤ２・・・ショットキ・バリア・ダイオ
ード、Ｒ１，Ｒ２・・・負荷抵抗、Ｑｌ、Ｑ２・・・バ
イポーラ・トランジスタ。FIG. 1(a) is a plan view for explaining the first embodiment of the present invention, FIG. 111J(b) is a sectional view taken along the line AA' in FIG. 1(a), and FIG. , (b) is a sectional view of the main steps for explaining the method of forming the structure of a semiconductor device according to the first embodiment of the present invention, and FIG. 3(a) is a cross-sectional view for explaining the second embodiment of the present invention. The plan view of Fig. 3(b) is A of Fig. 3(a).
- A sectional view and FIG. 4 is an equivalent circuit diagram of a memory cell for explaining the present invention and the prior art. DESCRIPTION OF SYMBOLS 1... P- type silicon substrate, 2... N'' type buried layer, 3-N- type epitaxial layer, 4... Silicon oxide film, 5, 5a... Element isolation region, 6... N+ type collector extraction area, 7... P type base area, 8...
・P- type load resistance region, 9'a, 9b...N"' type emitter region, 10...P+ type base extraction region, 1
1... Silicon nitride film, 12... Groove, 13a, 13
b, 13c, 13d...SBD anode electrode (ptS
i), 14...polycrystalline silicon, 15.15a...
Schottky barrier diode (SBD). 5BDI, 5BD2... Schottky barrier diode, R1, R2... load resistance, Ql, Q2... bipolar transistor.
Claims (1)
ＡＭからなる半導体装置において、半導体基板表面に対
して溝型のショットキ・バリア・ダイオードのアノード
を有することを特徴とする半導体装置。Schottky barrier diode loaded bipolar R
What is claimed is: 1. A semiconductor device made of AM, characterized in that it has a groove-shaped Schottky barrier diode anode on the surface of a semiconductor substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243193A JPH04122064A (en) | 1990-09-13 | 1990-09-13 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243193A JPH04122064A (en) | 1990-09-13 | 1990-09-13 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04122064A true JPH04122064A (en) | 1992-04-22 |
Family
ID=17100218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2243193A Pending JPH04122064A (en) | 1990-09-13 | 1990-09-13 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04122064A (en) |
-
1990
- 1990-09-13 JP JP2243193A patent/JPH04122064A/en active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07183302A (en) | Formation of metal layer and bonding method therefor | |
| JPS6321351B2 (en) | ||
| JPH0436466B2 (en) | ||
| JPH0888153A (en) | Laminated structure wafer and formation thereof | |
| US4829361A (en) | Semiconductor device | |
| JPH04122064A (en) | Semiconductor device | |
| JPS60211969A (en) | Semiconductor device | |
| JP3146582B2 (en) | Vertical bipolar transistor having SOI structure and method of manufacturing the same | |
| JP2637463B2 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| JPS63199454A (en) | Semiconductor device | |
| JP2926887B2 (en) | Semiconductor storage device | |
| JPS5838939B2 (en) | integrated circuit | |
| JP3074754B2 (en) | Method for manufacturing semiconductor device | |
| JPS61265867A (en) | Semiconductor device | |
| JP2593911B2 (en) | Semiconductor integrated circuit device | |
| JPH05183166A (en) | Soi type semiconductor device and manufacture thereof | |
| JP3095450B2 (en) | Dynamic semiconductor memory device and method of manufacturing the same | |
| JPS5928993B2 (en) | Semiconductor device and its manufacturing method | |
| JPH02278736A (en) | Semiconductor device | |
| JPS6231154A (en) | Semiconductor device | |
| JPS6322068B2 (en) | ||
| JPH01286356A (en) | Semiconductor integrated circuit | |
| JPS59163874A (en) | Semiconductor device | |
| JPH02102554A (en) | Semiconductor integrated circuit | |
| JPS6235662A (en) | Semiconductor integrated circuit device |