JPH04115071U - trigger circuit - Google Patents
trigger circuitInfo
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- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】簡単な回路構成で、複数の波形の変化時間が著
しく異なる場合のトリガを、時間をパラメータの一つに
して、実行するトリガ回路を実現するもの。
【構成】A/D変換手段と、メモリ手段と、表示手段と
を設けた波形表示装置において、ある1端子からの入力
信号と、基準電圧と比較するコンパレータと、べつのあ
る1端子からの入力信号を成型しトリガ信号にする回路
と、上記コンパレータから入力した信号で、プリセット
可能なカウンタとを設け、上記トリガ信号とカウンタか
ら出力されたキャリー信号の論理和信号を掃引信号とし
て前記メモリ手段に与えることを特徴とするトリガ回路
(57) [Summary] [Purpose] To realize a trigger circuit with a simple circuit configuration that uses time as one of the parameters to trigger when the change times of multiple waveforms are significantly different. [Structure] In a waveform display device equipped with an A/D conversion means, a memory means, and a display means, an input signal from one terminal, a comparator for comparing it with a reference voltage, and an input signal from another terminal are input. A circuit that shapes a signal into a trigger signal and a counter that can be preset using the signal input from the comparator are provided, and a logical sum signal of the trigger signal and the carry signal output from the counter is stored as a sweep signal in the memory means. A trigger circuit characterized by giving
Description
【0001】0001
本考案は、デジタルオシロスコープ等の波形表示装置のトリガ回路に関し、詳 しくは複数の波形のトリガ条件により波形のデータを取り込むためのトリガ回路 の改良に関するものである。 This invention relates to trigger circuits for waveform display devices such as digital oscilloscopes. or a trigger circuit to capture waveform data based on multiple waveform trigger conditions. This is related to the improvement of.
【0002】0002
例えば、マイクロコンピュータなどの電源立ち上がり時のデジタル信号波形を とらえようとする。この様な場合、電源の立ち上がりに連動した信号とデジタル 信号では波形変化の時間が非常に違い、従来のデジタルオシロスコープ等のトリ ガ機能では波形を捕らえきれない。 For example, the digital signal waveform when powering up a microcomputer etc. Try to catch it. In such a case, the signal linked to power up and the digital Signals have very different waveform change times, and conventional digital oscilloscopes, etc. The waveform cannot be captured with the waveform function.
【0003】0003
本考案は上記の課題を解決しようとしたものであり、波形変化の時間が非常に 違う複数の波形の条件でトリガをかけて、波形を観測する波形表示装置のための トリガ回路を実現しようとするものである。 This invention is an attempt to solve the above problem, and the waveform change time is very long. For waveform display devices that monitor waveforms by applying triggers under multiple different waveform conditions. This is an attempt to realize a trigger circuit.
【0004】0004
本考案は、複数の入力信号のうち、ある1端子からの入力信号と、基準電圧と 比較するコンパレータと、 べつのある1端子からの入力信号を成型しトリガ信号にするトリガ信号生成回 路と、 上記コンパレータから入力した信号で、外部からの操作で可変なプリセット値 が与えられ、クロック信号を計数するカウンタとを設け、 波形観測装置に上記トリガ信号生成回路からのトリガ信号とカウンタから出力 されたキャリー信号の論理和信号を掃引信号として与えることを特徴とするトリ ガ回路である。 The present invention uses an input signal from one terminal among multiple input signals and a reference voltage. A comparator to compare, Trigger signal generation circuit that shapes the input signal from one terminal and converts it into a trigger signal. road and The signal input from the above comparator is a preset value that can be changed by external operation. is given, and a counter for counting the clock signal is provided, Output the trigger signal from the above trigger signal generation circuit and the counter to the waveform observation device. The trigger is characterized in that it provides a logical sum signal of carried signals as a sweep signal. It is a circuit.
【0005】[0005]
ある入力信号を監視し、該当する条件になってから、ある一定時間たったのち のトリガ信号でメモリ書き込みを終了する。 A certain input signal is monitored, and after a certain period of time has passed after the corresponding condition is met, Memory writing ends with the trigger signal.
【0006】[0006]
図1は、本考案の構成図である。 FIG. 1 is a block diagram of the present invention.
【0007】 図において、1,2はA/D変換器で、複数のアナログの入力信号をデジタル に変換し、各々のデジタル信号を各々メモリ10,11に入力する。3はトリガ 信号生成回路で、上記のアナログの入力信号のうち、その信号に変化が起きたと きの入力信号の観測波形を行いたい信号(ここでは、例えば入力信号2)を入力 し、トリガ信号を生成する。4はコンパレータで、上記のアナログの入力信号の うち、上記トリガ信号が生成されたうち、ある条件のもとで入力信号の観測波形 を行いたい場合のもととなる信号(ここでは、例えば入力信号1)を入力し基準 電圧と比較する。5はマンマシンインターフェイス手段で、条件の設定などを行 う。6はCPUで、マンマシンインターフェイス手段からの設定などに基づき全 体を制御し、必要なデータはレジスタ9に出力する。7はカウンタで、コンパレ ータ4から入力した信号をロード信号とし、レジスタ9から入力したデータをプ リセット値とする。8はアンド回路で、カウンタ7から入力したキャリー信号と トリガ信号のアンドをとる。メモリ10,11は、アンド回路から入力した信号 をストップ信号とし、この信号により上記デジタル信号の入力を止め、表示回路 12に波形を表示させるためのデータとして出力する。[0007] In the figure, 1 and 2 are A/D converters that convert multiple analog input signals into digital signals. and input the respective digital signals to memories 10 and 11, respectively. 3 is the trigger The signal generation circuit detects when a change occurs in the above analog input signal. Input the signal for which you want to observe the waveform of the input signal (here, for example, input signal 2). and generate a trigger signal. 4 is a comparator, which detects the above analog input signal. Among them, the observed waveform of the input signal under certain conditions when the above trigger signal was generated. Input the source signal (here, for example, input signal 1) when you want to perform Compare with voltage. 5 is a man-machine interface means for setting conditions, etc. cormorant. 6 is the CPU, which performs all operations based on settings from the man-machine interface means. control the body and output necessary data to register 9. 7 is a counter and compares The signal input from register 4 is used as a load signal, and the data input from register 9 is used as a load signal. Use as reset value. 8 is an AND circuit, which connects the carry signal input from counter 7 and ANDs the trigger signal. Memories 10 and 11 receive signals input from the AND circuit. is used as a stop signal, and this signal stops the input of the above digital signal, and the display circuit 12 as data for displaying the waveform.
【0008】 この様な構成のトリガ回路の動作を図2に示すタイムチャート を用いて詳細に説明する。 図2内のLD,CRY,TRIG,STOPなどの信号名は図1内に示す位置 の信号の変化を示すものとする。nはレジスタ9からDATA信号によりカウン タにプリセットされた値とし、Fはカウンタ7のカウントできる最高の値すなわ ち桁上がりをしめすキャリー(CRY)信号を出力するカウント値である。 先ず入力信号1が基準電圧以下のときはロード(LD)信号がLレベルなので カウント値nがカウンタ7にプリセットされる。入力信号1が基準電圧以上にな り、コンパレータから出力されるLD信号がHレベルになるので、カウンタ7の カウントが開始される。そして、FまでカウントするとCRY信号はHレベルに なる。このとき、入力信号2によるトリガ(TRIG)信号はCRY信号がHレ ベルの時のみ有効となるので図2のストップ(STOP)信号がメモリ10,1 1に入力される。このSTOP信号が入力されるまで、1,2のA/D変換器で 複数のアナログの入力信号をデジタルに変換し、各々のデジタル信号を各々メモ リ10,11に格納していたものを停止する。その後、格納されているデータを 表示手段12に出力する。 尚、本提案の応用例として、たとえばトリガ(TRIG)信号がいつくるか分 からない場合、CPU6からの制御によりをnの値をスイープさせて、入力信号 1の立ち上がり状態を繰り返し、自動的に(nの値を設定しないで)入力信号2 のトリガ(TRIG)信号の出現したときの波形観測をすることもできる。[0008] The time chart shown in Figure 2 shows the operation of the trigger circuit with this configuration. This will be explained in detail using . Signal names such as LD, CRY, TRIG, and STOP in Figure 2 are located at the locations shown in Figure 1. shall indicate the change in the signal. n is counted by the DATA signal from register 9. F is the highest value that counter 7 can count. This is a count value that outputs a carry (CRY) signal indicating a carry. First, when input signal 1 is below the reference voltage, the load (LD) signal is at L level. A count value n is preset in the counter 7. Input signal 1 becomes higher than the reference voltage. Then, the LD signal output from the comparator becomes H level, so the counter 7 Counting begins. Then, when counting up to F, the CRY signal goes to H level. Become. At this time, the trigger (TRIG) signal based on input signal 2 causes the CRY signal to go to H level. Since it is valid only when the bell is on, the stop (STOP) signal shown in FIG. 1 is input. Until this STOP signal is input, A/D converters 1 and 2 Convert multiple analog input signals to digital and record each digital signal individually. The items stored in the libraries 10 and 11 are stopped. Then, the stored data It is output to the display means 12. As an application example of this proposal, for example, it is possible to determine whether a trigger (TRIG) signal is generated. If not, the value of n is swept under the control of the CPU 6, and the input signal is Repeat the rising state of 1 and automatically (without setting the value of n) input signal 2. It is also possible to observe the waveform when the trigger (TRIG) signal appears.
【0009】[0009]
以上詳細に説明したように、本考案によれば従来例の波形表示装置に比べ、簡単 な回路構成で、複数の波形の条件でトリガをかけて、波形を観測する波形表示装 置のためのトリガ回路を実現できる。 As explained in detail above, the present invention is simpler than conventional waveform display devices. A waveform display device with a simple circuit configuration that allows you to observe waveforms by applying triggers under multiple waveform conditions. It is possible to realize a trigger circuit for positioning.
【図1】本考案の構成図である。FIG. 1 is a configuration diagram of the present invention.
【図2】本考案の動作の時間変化を示すタイムチャート
である。FIG. 2 is a time chart showing changes over time in the operation of the present invention.
1,2…A/D変換器、 3…トリガ信号生成回路、 4…コンパレータ、 5…マンマシンインターフェイス手段、 6…CPU、 7…カウンタ、 8…アンド回路、 9…レジスタ、 10,11…メモリ、 12…表示回路。 1, 2...A/D converter, 3...Trigger signal generation circuit, 4...Comparator, 5...man-machine interface means, 6...CPU, 7...Counter, 8...AND circuit, 9...Register, 10, 11...memory, 12...Display circuit.
Claims (1)
入力信号と、基準電圧と比較するコンパレータと、べつ
のある1端子からの入力信号を成型しトリガ信号にする
トリガ信号生成回路と、上記コンパレータから入力した
信号で、外部からの操作で可変なプリセット値が与えら
れ、クロック信号を計数するカウンタとを設け、波形観
測装置に上記トリガ信号生成回路からのトリガ信号とカ
ウンタから出力されたキャリー信号の論理和信号を掃引
信号として与えることを特徴とするトリガ回路。1. A comparator that compares an input signal from one terminal among a plurality of input signals with a reference voltage, and a trigger signal generation circuit that shapes the input signal from another terminal and converts it into a trigger signal. , a signal input from the comparator is given a variable preset value by external operation, and a counter for counting the clock signal is provided, and the trigger signal from the trigger signal generation circuit and output from the counter are output to the waveform observation device. A trigger circuit characterized in that it provides an OR signal of carry signals obtained as a sweep signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1954891U JPH04115071U (en) | 1991-03-28 | 1991-03-28 | trigger circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1954891U JPH04115071U (en) | 1991-03-28 | 1991-03-28 | trigger circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04115071U true JPH04115071U (en) | 1992-10-12 |
Family
ID=31905810
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1954891U Withdrawn JPH04115071U (en) | 1991-03-28 | 1991-03-28 | trigger circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04115071U (en) |
-
1991
- 1991-03-28 JP JP1954891U patent/JPH04115071U/en not_active Withdrawn
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Legal Events
Date | Code | Title | Description |
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A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19950615 |