JPH04114451A - 配線基板 - Google Patents

配線基板

Info

Publication number
JPH04114451A
JPH04114451A JP2235211A JP23521190A JPH04114451A JP H04114451 A JPH04114451 A JP H04114451A JP 2235211 A JP2235211 A JP 2235211A JP 23521190 A JP23521190 A JP 23521190A JP H04114451 A JPH04114451 A JP H04114451A
Authority
JP
Japan
Prior art keywords
thin film
metal
wiring
film
ceramic thin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2235211A
Other languages
English (en)
Inventor
Shiyunsuke Saka
俊祐 坂
Takatoshi Takigawa
貴稔 瀧川
Seisaku Yamanaka
山中 正策
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2235211A priority Critical patent/JPH04114451A/ja
Publication of JPH04114451A publication Critical patent/JPH04114451A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19107Disposition of discrete passive components off-chip wires
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/05Insulated conductive substrates, e.g. insulated metal substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/182Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、動作に大電流を要し、また、発熱量も多い半
導体素子を複数搭載し、かつ半導体素子裏面を異なった
電位にするための配線基板に関するものである。
[従来の技術] 首記の用途に利用される従来の配線基板とじては、第3
図に示すように、焼結セラミック基材1上に金属ペース
トを印刷焼成して配線2を形成した厚膜配線基板や、第
4図に示すように、金属基材5上に樹脂絶縁層6を塗布
形成後、接着剤7を使って銅箔をつけ、その後エンチン
グにより配線2を形成した金属ベース基板がある。なお
、第3図、第4図の3は半導体素子、4はポンディング
ワイヤである。
〔発明が解決しようとする課題〕
従来のこの種の配線基板は、配線のシート抵抗が高い、
熱放散性が悪いという欠点があった。
厚膜配線基板は、配線にAg−PdもしくはAUペース
トを印刷焼成したものを用いるため、シート抵抗は2−
30mΩ/口と非常に大きい、また、基材は通常アルミ
ナ焼結体を用いるが、アルミナ焼結体は熱伝導率が小さ
く (7X10−’kcal/閣・S・℃)熱放散性が
悪い。
金属ベース基板は、配線に銅箔を用いているが、その厚
みは通常35n程度であり、シート抵抗は0.5mΩ/
口と大きい、また、金属基材は熱伝導率が大きいものの
、樹脂絶縁層は熱伝導率が小さく(フィラー人樹脂0.
4x 10−’ kcal 7w −s−”c、フィラ
ー無樹脂0.04 X 10−’ kcal /a・S
・℃)基板全体の熱放散性は悪くなっている。
このような課題が残されていると電子製品の動作性能や
耐久性に問題が生じる。
このため、現在は、動作に大を流を要し、発熱量も多い
半導体素子を複数搭載し、かつ半導体素子裏面を異なっ
た電位にすることが要求されるパワーMOSFET等の
配線基板としては、シート抵抗0.2mΩ/口以下、基
板の熱伝導率40×10−” kcal /履・S・°
C以上のものが要求されている。
本発明は、かかる要求に応えた基板を捉供しようとする
ものである。
〔課題を解決するための手段〕
本発明の配線基板は、上記の課題を解決するため、金属
基材の少なくとも半導体素子搭載部の表面にセラミック
薄膜をコーティングし、上記素子搭載部のセラミック薄
膜上には金属薄膜を直接形成し、素子搭載部の周辺部に
は樹脂フィルムに保持された低シート抵抗の配線金属を
、裏面側にある上記樹脂フィルムを接着剤で金属基材又
は基材表面のセラミンク薄膜に接合して設ける構成を採
用する。
〔作用〕
かかる基板は、配線金属のシート抵抗が小さいため大電
流が流せる。また半導体素子は熱伝導率の大きい金属基
材上にセラミック薄膜を介して搭載されるが、セラミッ
ク薄膜は非常に薄くかつ熱伝導率も樹脂に比べ比較的高
い(A1.O薄膜7×X 10−’ kcal 7wm
 −s ・”C)ため、良好な熱放散性を保つ、実際に
は、金属薄膜も介在されるが、これは熱放散性には殆ん
ど影響を及ぼさない。
そしてセラミック薄膜上に形成した金属薄膜と樹脂フィ
ルムで保持された配線との間をワイヤーボンディング等
で接続することによって、半導体素子裏面の電位を変え
、複数の半導体素子を搭載することが可能になる。
〔実施例〕
第1図及び第2図は本発明の一具体例である。
第1図の配線基板は、熱伝導率40 X 10−’ k
cal/閣・S・°C以上の金属基材5上に、セラミッ
ク薄aSを部分的にコーティングし、半導体素子搭載部
のセラミック′fllIII上にAu、AI、Cu等の
金属薄膜10を形成しである。また、シート抵抗が0.
2mΩ/口以下となる厚みを持った安価で比抵抗の小さ
い材料、例えばA1、Cuを樹脂フィルム8で保持した
後エツチングによって配線2を形成したものを樹脂フィ
ルムとコーテイング面との間で接着剤7により接合しで
ある。半導体素子搭載部分には予め配線、樹脂フィルム
が存在しないようにしておく。このようにしてセラミッ
ク薄膜上に形成した金属簿膜10と樹脂フィルム8に保
持された配線2との間をボンディングワイヤ4等で接続
すると、所望の配線基板が形成される。
3は半導体素子であり、その上面は配線2に接続される
第2図の配線基板は、金属基材5の上面全体にセラミッ
ク薄89を設け、その薄膜上に樹脂フィルム8を設けた
もので、その他の構成は第1図と同しである。
以下に、より詳細な実施例を挙げる6 (実 験1) 第1図の構造の配線基板を以下の構成で作成した。
金属基材5−Cu(t2m+)、 接着剤7−ポリイミド系接着剤、 樹脂フィルム8−ポリイミドフィルム(’75n)配線
2  Cu(JOOirm)、 セラミック薄膜9−A1□0.薄膜(’10u)、金属
薄膜10  Al (’51na)、結果・・・・・・
配線Cuのシート抵抗を測定したところ0.18mΩ/
口前後の値が得られた。また500趨幅の配線を形成し
、IOAの電流を流すことが可能になった。
(実 験2) 第1図の構造の配線基板を以下の構成で作成した。
金属基材5−Cu (’2■)、 接着剤7−エポキシ系接着剤、 樹脂フィルム8−ポリイミドフィルム(t75irTs
)配線2−Cu (t] OOpm)、 セラミック薄膜9  A I z OzmW14 (’
 10 n)、金属311i:10  Cu (t54
)、結果・・・・・・実施例(+)と同じ特性が得られ
た。
(実 験3) 基板の熱放散性について、基板の熱抵抗をシュミレーシ
ヨンによって調査した。基板を第5図のようにモデル化
し、基材の部分がA1□0.(厚膜配線基板の場合に対
応)、フィラー人エポキシ樹脂絶縁層+AI(金属ベー
ス基板に対応)、Al2O、薄膜+A、+(本発明に対
応)のそれぞれの場合について計算を行った。結果を下
表に示す。
常に優れたものとなっている。
〔効果〕
以上説明したように、本発明の基板はシート抵抗が低く
熱放散性に優れているため、動作に大電流を要しかつ発
熱量の多い半導体素子を搭載する配線基板として利用す
ると効果的である。
【図面の簡単な説明】
第1図及び第2図は、本発明の配線基板の一実施例を示
す断面図、第3図は厚膜配線基板の断面図、第4回は金
属ベース基板の断面図、第5図(a)、(b)は熱抵抗
の調査に用いたモデル基板の斜視図と側面図である。 2・・・・・・配線、    3・・・・・・半導体素
子、4・・・・・・ボンディングワイヤ、 5・・・・・・金属基材、  7・・・・・・接着剤、
8・・・・・・樹脂フィルム、9・・・・・・セラミッ
ク薄膜、10・・・・・・金属”a膜。 これから判るように本発明の構造は熱放散性に非第4図 第5図 (b) 理想放熱

Claims (1)

    【特許請求の範囲】
  1. (1)金属基材の少なくとも半導体素子搭載部の表面に
    セラミック薄膜をコーティングし、上記素子搭載部のセ
    ラミック薄膜上には金属薄膜を直接形成し、素子搭載部
    の周辺部には樹脂フィルムに保持された低シート抵抗の
    配線金属を、裏面側にある上記樹脂フィルムを接着剤で
    金属基材又は基材表面のセラミック薄膜に接合して設け
    てある配線基板。
JP2235211A 1990-09-04 1990-09-04 配線基板 Pending JPH04114451A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2235211A JPH04114451A (ja) 1990-09-04 1990-09-04 配線基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2235211A JPH04114451A (ja) 1990-09-04 1990-09-04 配線基板

Publications (1)

Publication Number Publication Date
JPH04114451A true JPH04114451A (ja) 1992-04-15

Family

ID=16982729

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2235211A Pending JPH04114451A (ja) 1990-09-04 1990-09-04 配線基板

Country Status (1)

Country Link
JP (1) JPH04114451A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019160907A (ja) * 2018-03-09 2019-09-19 マクセルホールディングス株式会社 回路部品

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019160907A (ja) * 2018-03-09 2019-09-19 マクセルホールディングス株式会社 回路部品

Similar Documents

Publication Publication Date Title
KR20150132089A (ko) 집적된 열 확산기를 구비한 파워 저항기
JPH05500733A (ja) 印刷配線板複合構造体
JP3758331B2 (ja) 半導体装置用のシャント抵抗素子およびその実装方法並びに半導体装置
JPS59126665A (ja) 厚膜混成集積回路
JPH08107166A (ja) 放熱用フィン
WO2002025731A1 (en) Electronic equipment
JP3520540B2 (ja) 多層基板
JPH04114451A (ja) 配線基板
JP2000286292A (ja) 支持体にろう付けされる電力部品とその取付け方法
JP2001135789A (ja) 積層セラミック基板及びこれを用いたパワーモジュール用基板
JPS63217648A (ja) 発熱体の放熱構造
JPH04114452A (ja) 配線基板
JP2001135753A (ja) 半導体モジュール用基板及びその製造方法
JPH04114454A (ja) 配線基板
JPH04114453A (ja) 配線基板
JPH0636592Y2 (ja) 混成集積回路装置
JP3510813B2 (ja) ハイブリッドモジュール
JPH01137690A (ja) 電気回路基板
JP3094361U (ja) 部品実装用セラミック基板
JPH056714Y2 (ja)
JPH0631723Y2 (ja) 半導体装置
JPH098188A (ja) ヒートスプレッダー
JPS59224149A (ja) 発熱電子素子の取付構造
JPH0231794Y2 (ja)
JPH1117047A (ja) 電子部品搭載用基板