JPH0410456A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0410456A JPH0410456A JP11109490A JP11109490A JPH0410456A JP H0410456 A JPH0410456 A JP H0410456A JP 11109490 A JP11109490 A JP 11109490A JP 11109490 A JP11109490 A JP 11109490A JP H0410456 A JPH0410456 A JP H0410456A
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 239000004020 conductor Substances 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000012212 insulator Substances 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 12
- 238000001020 plasma etching Methods 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 3
- 238000002513 implantation Methods 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 abstract description 2
- 238000004544 sputter deposition Methods 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 6
- 229910052681 coesite Inorganic materials 0.000 abstract 3
- 229910052906 cristobalite Inorganic materials 0.000 abstract 3
- 239000000377 silicon dioxide Substances 0.000 abstract 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract 3
- 229910052682 stishovite Inorganic materials 0.000 abstract 3
- 229910052905 tridymite Inorganic materials 0.000 abstract 3
- 238000007493 shaping process Methods 0.000 abstract 1
- 238000001465 metallisation Methods 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体の製造に関し、特に、２つの異なる
第１と第２の導電体層を分離する絶縁体層に開口される
コンタクトホール・デバイスに関〔従来の技術］ コンタクトホールは、第１と第２の導電体層の電気的接
続を行う第３の導電体で埋込まれている。
第１と第２の導電体層を分離する絶縁体層に開口される
コンタクトホール・デバイスに関〔従来の技術］ コンタクトホールは、第１と第２の導電体層の電気的接
続を行う第３の導電体で埋込まれている。
従来のコンタクトホール埋込みおよびメタライゼーショ
ン技術は、コンタクトホールを埋込み、埋込み部の底面
を介してサブストレートに電気的接続を行う、気相成長
法（ＣＶＤ）によりデポジットされる多結晶シリコン埋
込みと、コンタクトホール埋込み部を覆い、埋込み部の
上面を介して埋込み部に電気的接続を行うメタライゼー
ションとから成る。
ン技術は、コンタクトホールを埋込み、埋込み部の底面
を介してサブストレートに電気的接続を行う、気相成長
法（ＣＶＤ）によりデポジットされる多結晶シリコン埋
込みと、コンタクトホール埋込み部を覆い、埋込み部の
上面を介して埋込み部に電気的接続を行うメタライゼー
ションとから成る。
コンタクトホールの幅が１ミクロン以下になると、サブ
ストレート拡散層に電気的接続を行う、多結晶シリコン
埋込み部の底面の面積と、メタライゼーション層に電気
的接続を行う、多結晶シリコン埋込み部の上面の面積と
が非常に小さくなる。
ストレート拡散層に電気的接続を行う、多結晶シリコン
埋込み部の底面の面積と、メタライゼーション層に電気
的接続を行う、多結晶シリコン埋込み部の上面の面積と
が非常に小さくなる。
サブストレートと多結晶シリコンとの接触抵抗は、多結
晶シリコンとメタライゼーションとの接触抵抗より、通
常、大きいが、接触面積の減少は、サブストレートと多
結晶シリコンとの接触抵抗に対する、多結晶シリコンと
メタライゼーションとの接触抵抗の比を増大させる。そ
れ故、多結晶シリコンとメタライゼーションとの接合は
、拡散層とメタライゼーション層との間の総合抵抗に大
きな影響を与える。
晶シリコンとメタライゼーションとの接触抵抗より、通
常、大きいが、接触面積の減少は、サブストレートと多
結晶シリコンとの接触抵抗に対する、多結晶シリコンと
メタライゼーションとの接触抵抗の比を増大させる。そ
れ故、多結晶シリコンとメタライゼーションとの接合は
、拡散層とメタライゼーション層との間の総合抵抗に大
きな影響を与える。
本発明の目的は、多結晶シリコンとメタライゼーション
との接合が、拡散層とメタライゼーション層との間の総
合抵抗に大きな影響を与えることのない半導体装置を提
供することにある。
との接合が、拡散層とメタライゼーション層との間の総
合抵抗に大きな影響を与えることのない半導体装置を提
供することにある。
本発明の半導体装置は、
第１の導電体層で覆われた絶縁体層を表面に有する半導
体サブストレートと、 この半導体サブストレート上に形成された絶縁体層と、 この絶縁体層上に形成された第２の導電体層と、絶縁体
層と第２の導電体層を通して開口されたコンタクトホー
ルに埋込まれた導電体コンタクトホール埋込み部とを有
し、 導電体コンタクトホール埋込み部は、その底面で第１の
導電体層に電気的に接触し、その側面で第２の導電体層
と電気的に接触している。
体サブストレートと、 この半導体サブストレート上に形成された絶縁体層と、 この絶縁体層上に形成された第２の導電体層と、絶縁体
層と第２の導電体層を通して開口されたコンタクトホー
ルに埋込まれた導電体コンタクトホール埋込み部とを有
し、 導電体コンタクトホール埋込み部は、その底面で第１の
導電体層に電気的に接触し、その側面で第２の導電体層
と電気的に接触している。
コンタクトホール埋込み部の半径をｒ、メタライゼーシ
ョン層の厚さを！とすると、上部接触面積および側部接
触面積は、下式で与えられる。
ョン層の厚さを！とすると、上部接触面積および側部接
触面積は、下式で与えられる。
上部接触面積＝πｒ２
側部接触面積−２πｒ！
上部接触面積はコンタクトホール埋込み部の半径ｒの２
乗に依存しており、これに対して、側部接触面積は、コ
ンタクトホール埋込み部の半径ｒとメタライゼーション
層の厚さ！との積に依存している。したがってメタライ
ゼーション層の厚さｌがコンタクトホール埋込み部の半
径ｒの１／２より大きい場合に、側部接触面積は上部接
触面積より大きくなる。
乗に依存しており、これに対して、側部接触面積は、コ
ンタクトホール埋込み部の半径ｒとメタライゼーション
層の厚さ！との積に依存している。したがってメタライ
ゼーション層の厚さｌがコンタクトホール埋込み部の半
径ｒの１／２より大きい場合に、側部接触面積は上部接
触面積より大きくなる。
サブミクロンのコンタクトホールに対して、メタライゼ
ーション層の厚さｌはコンタクトホール埋込み部の半径
ｒより、通常、大きいので、側部接触法は、上部接触法
に比較して大きな接触面積を与える。
ーション層の厚さｌはコンタクトホール埋込み部の半径
ｒより、通常、大きいので、側部接触法は、上部接触法
に比較して大きな接触面積を与える。
一例として１２ ＝５００ｎｍとした場合の、コンタク
トホール埋込み部の上部接触法と側部接触法による接触
面積と、その比を次表に示す。
トホール埋込み部の上部接触法と側部接触法による接触
面積と、その比を次表に示す。
第１図は、本発明の一実施例の半導体装置の断面斜視図
である。
である。
この半導体装置の構造を、その製造方法を述べることに
より説明する。
より説明する。
半導体サブストレート１に、不純物インプラチージョン
技術および／または拡散技術を用いて導電体層５を形成
する。
技術および／または拡散技術を用いて導電体層５を形成
する。
次に、ＣＶＤ技術を用いて導電体層５上に５ｉＯｚ層２
をデポジットする。
をデポジットする。
次に、高融点金属層３を、スパッタ技術またはＣＶＤ技
術を用いて、ＳｉＯ□層２上にデポジットする。
術を用いて、ＳｉＯ□層２上にデポジットする。
次に、高融点金属Ｎ３上にレジストを塗布し、リソグラ
フィ技術を用いて、コンタクトホールパターンをレジス
トに露光する。
フィ技術を用いて、コンタクトホールパターンをレジス
トに露光する。
次に、反応性イオンエツチング（ＲＩＥ）技術を用いて
、金属層３および５ｉＯｚ層２を通り導電体層５までエ
ツチングして、コンタクトホール４を形成する。
、金属層３および５ｉＯｚ層２を通り導電体層５までエ
ツチングして、コンタクトホール４を形成する。
次に、コンタクトホール４を、ＣＶＤ技術を用いて、多
結晶シリコンで埋込み埋込み部６を形成する。
結晶シリコンで埋込み埋込み部６を形成する。
最後に、金属層３上に残留している多結晶シリコンを、
ＲＩＥ技術を用いて、エッチバック（ｅｔｃｈｅｄ−ｂ
ａｃｋ）する。
ＲＩＥ技術を用いて、エッチバック（ｅｔｃｈｅｄ−ｂ
ａｃｋ）する。
導電体層に導電体のコンタクトホール埋込み部を接続す
る側部接触法は、大きな上部接触接続埋込み部の接触面
積と同等の接触面積を与える。したがって、導電体のコ
ンタクトホール埋込み部と導電体層との間の接触抵抗は
減少し、これによって、コンタクトホール埋込み部で接
続される導電体層間の総合抵抗に対するその影響を減少
することができる。
る側部接触法は、大きな上部接触接続埋込み部の接触面
積と同等の接触面積を与える。したがって、導電体のコ
ンタクトホール埋込み部と導電体層との間の接触抵抗は
減少し、これによって、コンタクトホール埋込み部で接
続される導電体層間の総合抵抗に対するその影響を減少
することができる。
第１図は本発明の一実施例である半導体装置の断面斜視
図である。 １・・・・・半導体サブストレート ２・・・・・絶縁体層 第２の導電層 コンタクトホール 第１の導電層 導電体コンタクトホール埋込み部
図である。 １・・・・・半導体サブストレート ２・・・・・絶縁体層 第２の導電層 コンタクトホール 第１の導電層 導電体コンタクトホール埋込み部
Claims (1)
- （１）第１の導電体層で覆われた絶縁体層を表面に有す
る半導体サブストレートと、 この半導体サブストレート上に形成された絶縁体層と、 この絶縁体層上に形成された第２の導電体層と、絶縁体
層と第２の導電体層を通して開口されたコンタクトホー
ルに埋込まれた導電体コンタクトホール埋込み部とを有
し、 導電体コンタクトホール埋込み部は、その底面で第１の
導電体層に電気的に接触し、その側面で第２の導電体層
と電気的に接触する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11109490A JPH0410456A (ja) | 1990-04-26 | 1990-04-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11109490A JPH0410456A (ja) | 1990-04-26 | 1990-04-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0410456A true JPH0410456A (ja) | 1992-01-14 |
Family
ID=14552234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11109490A Pending JPH0410456A (ja) | 1990-04-26 | 1990-04-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0410456A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6933413B2 (en) | 2001-07-19 | 2005-08-23 | Daikin Industries, Ltd. | Processes for preparation of hexafluoroacetone and its hydrate |
-
1990
- 1990-04-26 JP JP11109490A patent/JPH0410456A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6933413B2 (en) | 2001-07-19 | 2005-08-23 | Daikin Industries, Ltd. | Processes for preparation of hexafluoroacetone and its hydrate |
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