JPH04104347A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、たとえばコンピュータ等における画像を扱う
機器に用いられ、複数のプロセッサによってメモリをア
クセスすることが可能であるメモリ装置に関する。

（従来の技術） 近年、エレクトロニクスの進歩により、コンピュータ等
において画像を扱う機器が増えてきている。しかしなが
ら、その速度は十分に満足できるものであるとはいえな
かった。そこで、プログラム制御を行なうマイクロプロ
セッサの他に専用の画像処理プロセッサを使用して高速
化を図っている。このような構成においては、複数のプ
ロセッサが１つのメモリを共有することによって、小型
化、低価格化を行なっている。

第１０図は、メモリ装置の従来例を示すものである。す
なわち、メモリ５１は、２つのポートより同時にアクセ
ス可能なメモリであり、プログラムや画像情報などを記
憶する。第１のプロセッサ５２および第２のプロセッサ
５３はメモリ５１をアクセスするマスターデバイスであ
り、それぞれ第１のメモリバス５４および第２のメモリ
バス５５を介してメモリ５１に接続され、２つのプロセ
ッサ５２．５３か独立かつ同時にメモリ５１をアクセス
することか可能である。さらに、第１のメモリバス５４
は、バスコントローラ（Ｂ／Ｃ）５６を介して第１のバ
ス５７と接続される。この第１のハス５７には、拡張メ
モリ５８とサブプロセッサ５つが接続されている。拡張
メモリ５８は、第１のプロセッサ５２に接続されている
メモリ５１の容量では足りない部分を拡張するためのメ
モリである。従って、第１のプロセッサ５２は、第１の
メモリバス５４、バスコントローラ５６、第１のバス５
７を介して、拡張メモリ５８をアクセスすることが可能
である。

サブプロセッサ５９は、マスターデバイスであり、マイ
クロプロセッサや画像処理プロセッサといったものであ
る。従って、サブプロセッサ５つは、第１のバス５７を
介して、拡張メモリ５８をアクセスすることが可能であ
り、さらに、第１のバス５７、バスコントローラ５６、
第１のメモリバス５４を介して、メモリ５１をアクセス
することも可能である。また、第２のプロセッサ５３は
第２のバス６０と接続されているが、第２のバス６０の
ない従来例もある。

以上のように従来例においては、２つのプロセッサ５２
．５３が並行してそれぞれの処理を行なうことかでき、
さらに第１のハス５７に汎用バスを用いることにより、
比較的安価な拡張メモリ５８やサブプロセッサ５９を接
続することが可能となり、第１のプロセッサ５２が拡張
メモリ５８をアクセスしたり、サブプロセッサ５９がメ
モリ５１をアクセスして高速処理を行なうことができる
。

（発明が解決しようとする課題） ところが、従来、第２のプロセッサが第１のプロセッサ
とは異なるメモリマツピングの機能を有している場合、
第１のプロセッサは第２のプロセッサがアクセスするメ
モリ領域をアクセスするには、論理アドレスと物理アド
レスが異なっているためアドレスの変換が必要であった
。従って、第１のプロセッサが第２のプロセッサのメモ
リマツピングの情報を持ち、その都度、計算を行なりて
メモリにアクセスする必要があるので高速に処理するこ
とができなかった。また、第１のプロセッサで実行する
には時間のかかる特殊な処理であっても、そのまま実行
させなければならないので、この場合も高速に処理する
ことができないという問題があった。

そこで、本発明は、第１のプロセッサが第２のプロセッ
サの機能を利用して、あたかも直接メモリにアクセスし
ているように高速に処理することのできるメモリ装置を
提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明のメモリ装置は、メモリをアクセスすることによ
って、種々のデータ処理や制御等を行なう第１のプロセ
ッサおよび第２のプロセッサと、前記第１のプロセッサ
と前記第２のプロセッサの両方から同時にアクセス可能
なメモリと、前記第１のプロセッサと外部回路とを接続
する第１のバスと、前記第２のプロセッサと外部回路と
を接続する第２のバスとから構成されるメモリ装置にお
いて、前記第１のプロセッサと第２のバスとを接続し、
第１のプロセッサからのアクセスの制御を行なうバスコ
ントローラを備えたことを特徴としている。

（作用） 第１のプロセッサと第２のバスとの間にバスコントロー
ラを設けることにより、第１のプロセッサから第２のバ
ス、第２のプロセッサ、メモリという経路が実現でき、
これによって、第１のプロセッサからのアクセスを受け
て、実際には第２のプロセッサがメモリにアクセスする
ことが可能となる。

（実施例） 以下、本発明の一実施例について図面を参照して説明す
る。

第１図は、本発明に係るメモリ装置全体の構成を示すも
のである。すなわち、たとえば、２ポトメモリ１は、２
つのポートより同時にアクセス可能なメモリであり、プ
ログラムや画像情報などを記憶する。ＣＰＵ２は、マイ
クロプロセッサであり、２ポートメモリ１よりコードデ
ータを読出し、種々の動作を行なう。ラスター演算プロ
セッサ３は２ポートメモリ１をアクセスするマスクデバ
イスであり、マイクロプロセッサやイメージ処理プロセ
ッサといったものである。ＣＰＵ２は第１のメモリハス
４を、ラスター演算プロセッサ３は第２のメモリバス５
を介して２ポートメモリ１にそれぞれ接続され、２つの
プロセッサ２，３か独立かつ同時に２ポートメモリ１を
アクセスすることか可能である。さらに、第１のメモジ
ノ１ス４は、バスコントローラ６を介してシステムバス
７と接続される。

ここで、バスコントローラ６は第２図に示すように構成
される。すなわち、バス４０．バス４１のアドレスおよ
びデータの入出力方向を決定する双方向バッファ４２と
、バス４０．バス４１からのコントロール信号を受けて
、双方向バッファ４２を制御したり、コントロール信号
の制御を行なう制御部４３により構成される。なお、バ
ス４０　バス４１は、同じ仕様のバスでも異なった仕様
のハスでもよい。

システムバス７は、汎用のバスでよく、この仕様に従っ
て、バスコントローラ６は、第１のメモリハス４とシス
テムハス７との間のデータの転送を制御する。また、シ
ステムバス７には、拡張メモリ８とサブプロセッサ９が
接続されている。

拡張メモリ８は、ＣＰＵ２に接続されている２ポートメ
モリ１の容量では足りない部分を拡張するためのメモリ
である。従って、ＣＰＵ２は、第１のメモリバス４、バ
スコントローラ６、システムバス７を介して、拡張メモ
リ８をアクセスすることが可能である。

ザブプロセッサ９はマスターデバイスであり、マイクロ
プロセッサや画像処理プロセッサといったものである。

従って、サブプロセッサ９は、システムバス７を介して
、拡張メモリ８をアクセスすることか可能であり、さら
に、システムバス７、バスコントローラ６、第１のメモ
リバス４を介して、２ポートメモリーをアクセスするこ
とが可能である。また、ラスター演算プロセッサ３は、
高速転送バス１０と接続されている。この高速転送バス
１０は、汎用バスても専用７＜スてもよい。

たとえば、高速転送バス１０にスキャナやプリンタ等の
イメージ入出力機器を接続することによって、スキャナ
から読取ったイメージデータを２ポトメモリ１に記憶し
たり、２ポートメモリーに記憶されたイメージデータを
プリンタに出力したすすることか可能となる。

以上のように、２ポートメモリ１を用いることにより、
ＣＰＵ２とラスター演算プロセッサ３が並行して処理を
行なうことができる。さらには、システムバス７に汎用
ハスを用いることにより、比較的安価な拡張メモリ８や
サブプロセッサ９を接続することが可能になり、ＣＰＵ
２が拡張メモす８をアクセスしたり、サブプロセッサ９
が２ポトメモリ］をアクセスして高速処理を行なうこと
ができる。

そして、種々の動作を可能にするため、第１のメモリバ
ス４はバスコントローラ１１を介して高速転送ハス１０
と、システムバス７はバスコントローラ１２を介して高
速転送バス１０と、さらに第２のメモリバス５はバスコ
ントローラ１３を介してシステムハス７とにそれぞれ接
続されている。

ここで、ラスター演算プロセッサ３について簡単に説明
する。ラスター演算プロセッサ３は、アドレス発生器、
ビットブライト 回路、拡大縮小回路、描画シーケンサ、メモリマツピン
グ機能などを備えたプロセッサであり、第３図に示すよ
うな構成になっている。すなわち、ＡＡＧＣ２０はアド
レス発生器であり、２次元のアドレス発生器を４系統、
ＦＩＦＯアトＩノス発生器を２系統内蔵し、２次元アド
レス発生器で生成された２次元アドレスを１次元のアド
レスに変換するアドレス変換機能を有する。また、アド
レス発生も単に２次元の矩形アドレスだけでなく、任意
角度の回転アドレス等のアフィン変換や台形アドレス発
生、スタートアドレス生成機能を有し、後で説明するＡ
ＢＴＬ２］とにより、２系統のクリッピング処理を行な
うことか可能である。また、ＡＡＧＣ２０は外部からの
アドレスを入力することができ、このアドレスをビット
アドレスとして出力したり、入力された外部アドレスを
２次元アドレスとしてこのアドレスを１次元アト°レス
に変換する機能などを有する。

ＡＢＴＬ２１は、ビットブライト機能、３項演算機能、
拡大縮小機能、左右反転機能、クリッピング機能を備え
たイメージデータ処理部であり、内部に４チヤンネルの
レジスタを内蔵し、並行動作が可能な構成になっている
。マツピング処理部２２は、ＡＡＧＣ２０より出力され
た論理アドレスを物理アドレスに変換する回路で、メモ
リで構成される。本実施例においては、４チヤンネルの
マツピングメモリを有し、ＡＡＧＣ２０、ＡＢＴＬ２１
と併せて、４チヤンネルの並列処理を可能としている。

メモリバスインタフェース２３はメモリとのインタフェ
ースを行なう回路であり、本実施例においては、第２の
メモリバス５のバス仕様に従って、２ポートメモリ１を
アクセスする。高速転送バスインタフェース２４は高速
転送バス１０とのインタフェースを行なう。すなわち、
高速転送バス１０からのメモリアクセス要求に対して、
ＡＡＧＣ２０のアドレス発生器により生成されたアドレ
ス、または高速転送バス１０より人力されたアドレスを
予め指定されたマツピングメモリを介して物理アドレス
に変換し、メモリバスインタフェース２３を介して２ポ
ートメモリ１に与える。書込み動作の際には、高速転送
バス１０からのデータをＡＢＴＬ２１においてビットア
ドレスに従って、シフト処理や３項演算、拡大縮小処理
なとを行なって２ポートメモリ１に書込む。読出し動作
の際には、２ポートメモリ１より読出されたデータに対
してシフト処理などを施して高速転送バス１０に出力す
る。また、ラスター演算プロセッサ３には描画シーケン
サ２５が内蔵されており、この描画シーケンサ２５によ
り自動的にＡＡＧＣ２０のアドレスやＡＢＴＬ２１を制
御して、メモリへの描画やコピー、スワップ、塗りつぶ
し、文字描画等を行なうことが可能となっている。そし
て、コントローラ２６は、このラスター演算プロセッサ
３全体の制御を行なっている。

以上説明したように、第１図は、第１０図の従来例に対
してバスコントローラ１１，１２．１３を追加したメモ
リ装置であり、これにより種々の動作が可能となる。以
下、これらバスコントローラ１．１．１２１３の追加に
よる特徴をそれぞれについて説明していく。

第４図は、第１０図の従来例に対して、バスコントロー
ラ１１を第１のメモリバス４と高速転送バス１０の間に
設けたメモリ装置である。前述したように、ラスタル演
算プロセッサ３には、外部から入力されたアドレスを用
いて、メモリをアクセスする機能を有している。従って
、ＣＰＵ２からの２ポートメモリ１へのアクセスを第１
のメモリバス４を介してのアクセスのみでなく、第１の
メモリバス４からバスコントローラ１１　、高速転送バ
ス１０．ラスター演算プロセッサ３、第２のメモリバス
５を介して２ポーｉ・メモリ１へのアクセスか可能とな
る。この時、ＣＰＵ２は、ラスター演算プロセッサ３の
各種機能を使用して、２ポートメモリ１へのアクセスが
可能である。すなわち、マツピング処理部２２を介して
のメモリアクセスは、ラスター演算プロセッサ３の論理
アドレスから物理アドレスへの変換処理をＣＰＵ２内で
計算することなく実行できるため高速処理が可能となる
。また、ＣＰＵ２はバイト単位のアクセスが基本である
が、ラスター演算プロセッサ３のビットアドレスでのア
クセスが可能となり、さらには、ＣＰＵ２のアドレスを
２次元のアドレスとみなしての２次元のアクセスも可能
である。さらに、ＡＢＴＬ２１による３項演算機能やク
リッピング機能を利用してのメモリアクセスも可能とな
る。ただし、この際には、ＣＰＵ２から２ポートメモリ
］をアクセスする際のアドレス空間とＣＰＵ２からラス
ター演算プロセッサ３を経由して２ポートメモリ１をア
クセスする際のアドレス空間を分けておく必要がある。

そして、バスコントローラ１１を備えることにより、サ
ブプロセッサ９からシステムバス７、バスコントローラ
６、第１のメモリバス４、／＜スコントローラ１］、高
速転送ハス１０、ラスター演算プロセッサ３、第２のメ
モリバス５を介しての２ポートメモリ１へのアクセスが
ＣＰＵ２と同様に可能である。たたし、この際には第１
のメモリバス４を使用するため、ＣＰＵ２との並行動作
は不可能である。

第５図は、第１０図の従来例に対して、システムハス７
と高速転送バス１０との間にバスコントローラ１２を設
けたメモリ装置である。パスコトローラ１２を設けるこ
とにより、サブプロセッサ９からシステムハス７、バス
コントローラ１２、高速転送バス１０．ラスター演算プ
ロセッサ３、第２のメモリバス５を介して２ポートメモ
リ１にアクセスが可能となる。これによって、第４図で
バスコントローラ１１を設けた場合と同様に、サブプロ
セッサ９がラスター演算プロセッサ３の機能を利用して
２ポートメモリ１へのアクセスが可能となる。

この場合、第１のメモリバス４は使用されないため、Ｃ
ＰＵ２は第１のメモリバス４を介して２ポートメモリ１
をアクセスすることが可能であり、従って、ＣＰＵ２と
サブプロセッサ９との並行動作が可能となる。また、Ｃ
ＰＵ２は、第１のメモリバス４、バスコントローラ６、
システムバス７、バスコントローラ１２、高速転送バス
１０、ラスター演算プロセッサ３、第２のメモリバス５
を介してラスター演算プロセッザ３の機能を利用して２
ポートメモリ１をアクセスすることも可能である。

第６図は、第１０図の従来例に対して、第２のメモリバ
ス５とシステムバス７との間にバスコントローラ１３を
設けたメモリ装置である。バスコントローラ１３を設け
ることにより、ラスター演算プロセッサ３は２ポートメ
モリ１にアクセスするのと同しように、第２のメモリバ
ス５、バスコントローラ１３、システムバス７を介して
拡張メモリ８をアクセスすることができる。従って、拡
張メモリ８は、従来はＣＰＵ２からしかアクセスできな
かったが、バスコントローラ１３によってラスター演算
プロセッサ３からも２ポートメモリ１の拡張メモリとし
て使用することができる。また、この場合、ラスター演
算プロセッサ３が拡張メモリ８をアクセスしている最中
でも、ＣＰＵ２は２ポートメモリ１をアクセスすること
は可能である。

第７図は、第１０図の従来例に対して、第１のメモリバ
ス４と高速転送ハス１０の間にバスコントローラ１１を
設け、さらに、第２のメモリバス５とシステムバス７と
の間にバスコントローラ１３を設けたメモリ装置である
。この２つのバスコントローラ１１，１１３を設けるこ
とにより、第４図および第６図にて説明したアクセスの
他に、ＣＰＵ２が第１のメモリバス４、パスコンドロア う１１、高速転送ハス１０、ラスター演算プロセッサ３
、第２のメモリバス５、バスコントローラ１３、システ
ムバス７を介して拡張メモリ８をアクセスすることがで
きる。従って、拡張メモリ８をＣＰＵ２とラスター演算
プロセッサ３の拡張メモリとして２ポートメモリ１と同
じように扱うことが可能となり、メモリを拡張する際に
非常に有効である。

このように、バスコントローラ１１，１２゜１３を設け
ることによって、ラスター演算プロセッサ３の機能を使
用したアクセスが可能となる。

従って、第１図においては、第４図、第５図、第６図、
第７図で説明した動作がすべて可能である。

以上説明したように上記実施例によれば、ＣＰＵ２は直
接２ポートメモリ１をアクセスできるだけでなく、ラス
ター演算プロセッサ３を介して２ポートメモリ１をアク
セスすることが可能になり、従ってラスター演算プロセ
ッサ３の機能を使用することができる。たとえば、ラス
ター演算プロセッサ３内にあるマツピング処理部２２を
介す］８ ることにより、ラスター演算プロセッサ３のマツピング
メモリ空間を、ＣＰＵ２より論理アドレスを与えること
により、物理アドレスを計算することなくアクセスする
ことができる。また、ＡＢＴＬ２１の３項演算機能や拡
大縮小機能や左右反転機能やクリッピング機能、さらに
、ＡＡＧＣ２０のアドレス変換機能やビットアクセスな
どラスタ演算プロセッサ３の構成によって、ＣＰＵ２が
あたかも直接メモリにアクセスしているように高速にデ
ータ処理が可能となる。また、サブプロセッサ９もＣＰ
Ｕ２と同様にラスター演算プロセッサ３の機能を使用で
きるので、メモリマツピングによる物理アドレスへの変
換や特殊なデータ処理を高速に行なうことができる。

なお、前記実施例では、２ポートメモリを使用したが、
これに限定するものではなく、第８図（ａ）、（ｂ）に
示すように通常のメモリを使用し、メモリ３０．メモリ
３１．メモリ３２を３ステートバッファ３３，３４，３
５．３６　３７３８などによって、２ポートになるよう
に構成し１つ てもよい。この場合、第８図（ａ）においては、第１の
メモリバス４からのメモリ３０へのアクセスと第２のメ
モリバス５からメモリ３１へのアクセスは同時に実行可
能であり、また、第２のメモリバス５からのメモリ３０
へのアクセスと第１のメモリバス４からメモリ３１への
アクセスも同時に実行可能である。第８図（ｂ）におい
ては、第１のメモリバス４と第２のメモリバス５から同
時にメモリ３２をアクセスすることはできないが、時分
割によって２ポートメモリとして使用できる。

また、第６図におけるバスコントローラ１３は、第９図
に示すように第１のメモリバス４と第２のメモリバス５
の間にバスコントローラ１４として変えてもよい。ただ
し、この場合、ラスター演算プロセッサ３が拡張メモリ
８をアクセスするのと同時に、ＣＰＵ２が２ポートメモ
リ１をアクセスする並列動作は不可能である。

また、バスコントローラ６．１１，１２．１３１４は第
２図のように限定されるものではなく、使用するバス仕
様に合わせて構成すればよい。

さらに、ラスター演算プロセッサ３も第３図に限定され
るものではなく、プロセッサとしてのメモリアクセス等
の機能を備えていればよい。

［発明の効果コ 以上詳述したように本発明によれば、第１のプロセッサ
が第２のプロセッサを介してメモリをアクセスすること
により、第１のプロセッサは第２のプロセッサの機能を
利用して、アドレス変換の計算をすることなく、また、
特殊なデータ処理も、あたかも直接メモリにアクセスし
ているように高速に処理することのできるメモリ装置を
提供することができる。

【図面の簡単な説明】

第１図ないし第７図は本発明の一実施例を示すもので、
第１図は全体的な構成を概略的に示すブロック図、第２
図はバスコントローラの構成を示すブロック図、第３図
はラスター演算プロセッサの構成を示すブロック図、第
４図ないし第７図は本発明の詳細な説明するための図、
第８図および第９図は本発明の他の実施例を示すブロッ
ク図、第１０図は従来のメモリ装置の構成を示すブロッ
ク図である。 １・・・２ポートメモリ、２・・・ＣＰＵ、３・ラスタ
演算プロセッサ、４・・・第１のメモリバス、５・・・
第２のメモリバス、６・・バスコントローラ、７・・シ
ステムバス、８・・・拡張メモリ、９・・・サブプロセ
ッサ、１０・・・高速転送バス、１１，１２．１３１４
・・・バスコントローラ。 出願人代理人　弁理士　鈴江武彦 Ｃ） 凶 凶

Claims (2)

【特許請求の範囲】
1. （１）メモリをアクセスすることによって、種々のデー
   タ処理や制御等を行なう第１のプロセッサおよび第２の
   プロセッサと、前記第１のプロセッサと前記第２のプロ
   セッサの両方から同時にアクセス可能なメモリと、前記
   第１のプロセッサと外部回路とを接続する第１のバスと
   、前記第２のプロセッサと外部回路とを接続する第２の
   バスとから構成されるメモリ装置において、 前記第１のプロセッサと第２のバスとを接続し、第１の
   プロセッサからのアクセスの制御を行なうバスコントロ
   ーラを備えたことを特徴とするメモリ装置。
2. （２）前記第２のプロセッサは、メモリアクセスを行な
   いマスターデバイスになるメモリバスと、外部のマスタ
   ーデバイスからのアクセスを受け付ける前記第２のバス
   の２つのバスに接続されることを特徴とする請求項１記
   載のメモリ装置。