JPH0399349A

JPH0399349A - 読出し専用記憶素子装置および同様の装置における故障診断方法およびその装置

Info

Publication number: JPH0399349A
Application number: JP1231330A
Authority: JP
Inventors: Ganselos Kurt; カート・ガンセロス
Original assignee: John Fluke Manufacturing Co Inc
Current assignee: Fluke Corp
Priority date: 1989-09-06
Filing date: 1989-09-06
Publication date: 1991-04-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は広くは半導体記憶装置における故障の診断方法
および装置に関するものであり、より詳細には事前にデ
ータが記憶されている読出し専用記憶素子（ＲＯＭ）お
よび検査のためにその中のデータを変更することができ
ないその他の記憶装置のような記憶装置における障害を
診断および識別するための新規で確実性のあるアルゴリ
ズムの実施に関するものである。

〔従来の技術〕

マイクロプロセッサまたは回路を基にしてプログラムさ
れた装置を含むデジタル回路には２つの異なったタイプ
の半導体記憶装置がある。すなわち、情報処理の正常な
段階では変更可能なデータを記憶するランダムアクセス
記憶装置（ＲＡＭ）および処理の間一定であるプログラ
ミングとデータを含む読出し専用記憶素子（ＲＯＭ）で
ある。

記憶装置に関するこれらの一般的な分類の中には、装置
からの電力の除去に際し記憶されたデータを保存する不
揮発性ＲＡＭおよび電気的または電気光学的に変更でき
るプログラミングおよびデータを有するプログラマブル
ＲＯＭが入る。

チップをシステムに接続するプリント配線板上だけでな
く、記憶装置を形成するチップのどの部分においても起
こりうる物理的故障は素子密度、回路設計および製造方
法のような要因によるものである。これらの故障を検出
するのに必要な検査手順は直流パラメータの検査、ＡＣ
パラメータの検査および機械検査の３つに分類される。

各分類の詳細な説明に関しては、１９８５年３月４日に
出願され、本発明の譲渡人に譲渡されたＪａｃｏｂｓｏ
ｎの米国特許出願第７０８，７４９号の中でランダムア
クセス記憶装置のテストについて述べられており、その
内容は本出願にも盛り込まれている。

装置における読出し専用記憶素子（ＲＯＭ）回路の正し
い機能に関する完全な機能検査はＲＯＭの各Ｎ語のワー
ドが最初にその中にプログラムされたデータを含み、セ
ルがアクセスされる順番は読取られた値に何の影響も及
ぼさないということをチエツクすることを含む。Ｎ語の
ワードＲＯＭを検査するための２Ｎのアクセスを必要と
するので、完全な検査を行うのは不可能である。もしオ
リジナルデータが使用不可能であったり、ＲＯＭが大規
模であると、各記憶場所がその中にプログラムされたデ
ータを含むことを順次に検査することさえ不可能である
。ＲＯＭの機能検査はＲＡＭの機能検査より実行が困難
と考えられている。なぜならＲＯＭの中に記憶されたデ
ータはあらかじめ決められたものであるため、すなわち
本当にランダムな、またはメモリを検査するのに十分適
しているデータのパターンは検査の間にその中に書込ま
れることはできないか、事前に記憶されたデータは、使
用に特有なＲＯＭが入力され誤りをかくす異常なデータ
を含むかもしれないためである。

現在行われているやり方では、ＲＯＭの機能を検査する
ためにそこに記憶されたデータは検査合計または巡回冗
長検査ワードのどちらかに圧縮される。ＲＯＭデータの
この“′シグナチャー”は最初にＲＯＭの中にプログラ
ムされたデータから計算された類似のシグナチャーと比
較される。もしシグナチャーが同じであればデータは同
一であると考えられる。

ＲＯＭシダナチャーはＲＯＭデータの符号化においては
完全に効果的ではない。単一のヒツトポジションにおい
て異なる２つのＲＯＭは常に異なった検査合計またはＣ
ＲＣシグナチャーを有するが、多くの位置において異な
る２つのＲＯＭが同一のシグナチャーを有する確立は少
なくとも２−ｂである。ｂはヒツトにおけるシダナチャ
ーの幅を示す。この値は大部分の検査合計に対する１／
２５６であり、ＣＲＣシグナチャーに対する１／６５５
３６である。このことは回路をアクセスするＲＯＭにお
ける故障は多くの記憶場所においてデータに影響を与え
（故障のＲＯＭ回路のシダナチャーがオリナジルのシダ
ナチャーと一敗する機会をふやすので）、重要である。

たとえＲＯＭシグナチャーが最初のデータのシダナチャ
ーと異なってもバスまたは故障の表示は行うが、故障の
タイプや原因を示す診断情報は与えない。このようにＲ
ＯＭ回路または電力の復元に際し、検査データと置き換
わることのできないまたは他の方法で変更されることの
できないデータが初期設定された不揮発性ＲＡＭのよう
なその他のメモリ回路における故障の診断は効果的に行
われていなかった。それどころか、疑わしい装置に接続
している各ワイヤの短絡または開放を手動検査しなけれ
ばならなかった。

（発明の目的〕従って、本発明の目的の一つは、読出し専用記憶素子装
置およびプログラミングまたはその中に記憶された不可
変データを有するその他の記憶装置の検査および診断を
提供することである。

本発明の他の目的は故障が見つからない時にはすみやか
に終了するクラスの確実性のあるアルゴリズムを使用し
た記憶装置の検査および診断を提供することである。

本発明の追加的な目的は故障の種類または原因が明確に
識別される読出し専用記憶素子装置および同様の装置の
検査および診断を提供することである。

本発明の他の目的はプロゲラミグを使って便利に実行さ
れるタイプの検査および診断を提供することである。

本発明の更なる目的はＲＯＭを含む回路基板またはＲＯ
Ｍチップに直接応用できるＲＯＭおよび同様の装置に対
する機能検査を提供することである。

本発明の他の目的は周知の操作メモリから発生した信号
のようなメモリの内容に関する前もって知識またはその
他の情報を必要としないＲＯＭおよび同様の装置に対す
る機能検査を提供することである。

本発明のその他の目的はＲＯＭの外部リード線または外
部回路に対する手動検査を必要としないＲＯＭまたは同
様の装置に対する機能検査を提供することである。

〔課題を解決するための手段〕

本発明の前述およびその他の目的はＲＯＭおよび同様の
装置を検査するための方法および装置を提供することに
より（メモリは故障であると仮定され、反別によりその
仮定が誤りであることを証明するパターンに対してＲＯ
Ｍデータ探索がされるという）、本発明の一見地に従っ
て果たされる。

このように本発明の方法はメモリ内の異なった記憶配置
をアドレス指定し、もしメモリが不完全であれば現存し
えない異なった記憶場所に記憶されたデータ間の関係を
判定し、それらの関係が存在しない、ことを基に特別な
故障を識別することにより実行される。

正しいメモリを故障であると誤診するような異常なケー
ス、すなわち、メモリの中に記憶されたデータパターン
（例えば、メモリの“空゛の領域にすべてＯまたはすべ
て１が記憶される）は前もって決められ、これらを考慮
に入れないようデータマスキングにより修正された探索
が行われる。

特殊な故障、すなわちスタック（ｓｔａｃｋ）データ線
、スタックアドレス線、タイド（Ｔｉｅｄ）データ線ま
たはタイドアドレス線は本発明のより詳細な説明に基づ
いて診断および識別される。このようにスタックデータ
線はメモリ内に連続的に記憶された各ワード（７）ｉ番
目のビットをメモリに記憶された他のワード（７）ｉ番
目のビットと比較することにより検査される。比較のひ
とつにおいて、２つの異なったワードの対応するｉ番目
のビットが異なった論理状態を有することを示すときに
、ｉ番目のデータ線はスタックされていないと判定され
る。言いかえればすべてのデータ線はスタックされてい
ると仮定され、その仮定は異なった論理状態、つまり“
′ｌ”と“０”を得ることのできるデータ線を識別する
反別により検査の間にくつがえされる。

タイトデータ線はメモリ内に連続的に記憶されたデータ
ーワード（７）ｉ番目のビットを同じワードの残りのビ
ットｊと比較することにより検査される。

比較のひとつにおいて、ｉ番目およびｊ番目のビットが
異なった論理状態を有することを示すときに、ｉ番目の
データ線とｊ番目のデータ線はタイされていないと判定
される。従って、すべてのデータ線は最初タイされてい
ると仮定され、この仮定は互いに異なる論理状態を有す
ることができるデータを含むデータ線対を識別する反別
により検査の間にくつがえされる。

スタックアドレス線は第１のデータワードを得るための
第１のアドレスを有するメモリをアドレス指定すること
により、検査される。ｉ番目のアドレスビットは第２の
データワードを得るようにメモリをアドレス指定する第
２のアドレスを得るために補数がとられる。ｉ番目のア
ドレス線は、第１および第２のデータワードが異なった
値を有するときにスタックされていないと判定される。

このようにすべてのアドレス線は最初スタックされてい
ると仮定され、この仮定は、アドレス線上で一度にひと
つアドレスビットを変更することは、メモリの異なった
記憶セルをアドレス指定することであるということを証
明する反別によりくつがえされる。

タイされたアドレス線はアドレスＡ。、を形成するため
にアドレス線の内の任意の２本の異なった線（ａＬ　ａ
ｊ）を異なった論理状態（０，１）にセットし、それか
ら第２のアドレスＡ、。を形成するだめの前記アドレス
線を反対の状態（１，０）にセットすることにより検査
される。アドレスＡ　６　。

およびＡ、。でメモリからアクセスされた第１および第
２のデータワードは互いに比較され、アドレス線（ａｉ
、　ａｊ）は前記の第１および第２のデータワードの値
が互いに異なるときにタイされていないと判定される。

換言すると、すべてのアドレス線は最初タイされている
と仮定され、その仮定は２本のアドレス線は可変で且つ
互いに異なる論理状態を得ることができるということを
示す反別によりくつがえされる。

検査は反別の検出に基づいて行われるので故障モードに
対する検査は最初の反別が見つかるとすぐに終了する。

従って、各テストは着熱論的なものであるが、その長さ
はたいてい短い。

検査を行うための装置は上記で述べられた方法で作動す
るようプログラムされた回路を基にしたマイクロプロセ
ッサからなるのが望ましい。

更に本発明のその他の目的および利点は以下の詳細な説
明から本技術の熟練者にとっては容易に理解できるもの
である。以下では本発明を実行するための最善の方法に
関して図面を簡単に使って、本発明の実施例のみが説明
されている。わかるように、本発明の本質が変わらなけ
れば、様々な明白な個所において数々所修正を加えるこ
とは可能である。従って、図面および明細書の記載は本
質的には説明を行うためのものであり、それにより限定
されるものではない。

〔作用〕

読出し専用記憶素子（ＲＯＭ）のような半導体記憶装置
を検査し、もしメモリが故障であれば存在しえないパタ
ーンに対して装置の中に記憶されたデータを調べ、反別
によりメモリとして機能することを証明することにより
、故障を診断および識別する。診断はもしメモリに故障
がなければすみやかに終了する着熱論的なアルゴリズム
を使用して行われ、誤診の可能性を最小限度にするため
にメモリの異常な内容はマスクされる。本発明に基づい
て診断される故障にはスタックデータ線、タイトデータ
線、スタックアドレスまたはタイドアドレス線が含まれ
る。

〔実施例〕

第１図を参照すると、本発明に基づいた読出し専用記憶
装置（ＲＯＭ）および同様の装置に対して検査を行う装
置は制御コンピュータ１０を含む。

これは手動スイッチを通して制御可能なパネルであるこ
とが望ましく、第１図に示されているようにケーブル１
２を通してインターフェースボッド１４に指示を送るよ
うプログラムされている。ボッド１４はアドレス制御信
号をＲＯＭに送りながら、かつコンピュータ１０にもど
り、それにより分析されるデータワードを検索しながら
、回路基板１８上で検査されるべきＲＯＭ回路に対して
バスインターフェースをエミュレートする。ボッド１４
はリボンケーブル２０およびコネクタクリップ２２を通
じて検査中のＲＯＭ回路の構成と一致する構成を有する
ＲＯＭ１６と接続されている。

第１図に示されている装置の回路構造は制御コンピュー
タ１０の中に含まれるマイクロプロセッサ２４を含む。

このマイクロプロセッサ２４は検査中にＲＯＭ１６から
読取られたデータパターンを記憶するためのデータパタ
ーンランダムアクセス記憶装置（ＲＡＭ）２８とともに
、以下に記載された機能を実行するためのファームウェ
ア−を含むプログラムＲＯＭ２６により順番に制御され
る。インターフェースボッドに含まれるデータ抵抗器３
０およびアドレス抵抗器３２はＲＯＭ１６から読出され
かつＲＯＭ１６に供給されたデータおよびアドレスをそ
れぞれ記憶し、検査が終了したときには状態標識３４が
それを表示する。

より詳細に説明すると、ＲＯＭ２６に記憶されたプログ
ラムはマイクロプロセッサ２４に対してアドレスをアド
レスラッチまたは抵抗器３２に書込むよう指示する。ラ
ッチ３２からのアドレス信号は第１図で示されているよ
うに検査中のＲＯＭＩＩを含む回路基板１８にエツジコ
ネクター３６またはクリップリード２２を通して順繰り
に接続され、データパターンランダムアクセス記憶装置
２８に転送される。

制御プログラムはもどってきたデータ値の分析を指示す
るだけでなく、テスト中のＲＯＭ１６に送られたきたア
ドレスの順番も指示する。任意には、マイクロプロセッ
サ２４もまた、制御プログラムＲＯＭ２６に関して以下
に述べられるのと同様の検査を行うことにより、そのＲ
ＯＭが無欠陥であることを確認するようプログラムされ
ている。

ＲＯＭ装置で起こりうる故障のタイプは“内部°゛故障
よび゛外部°“故障に分類される。内部故障は内部デー
タ線のようなＲＯＭチップ自体の内部における故障と定
義され、外部故障は例えばアドレス線のようなチップを
アクセスするための回路内での故障と定義される。どの
タイプの故障に対しても、本発明による検査はＲＯＭ内
に含まれたデータを（もしＲＯＭが故障であれば存在し
えない関係に対して）分析し、ＲＯＭが正しく機能して
いることを確かめる。もしある故障の仮説に対して反別
が見つからなければ、ＲＯＭは仮定されたタイプの故障
を含むとみなされる。

本発明の原理を使って多くのタイプの故障が検査できる
が、本発明の実施例に基づいて検査された特殊なタイプ
の故障はスタックデータ線、クィドデータ線、スタック
アドレス線およびタイドアドレス線である。第３図（ａ
）に示されているスタ・ンクデータ線はＲＯＭ回路内に
含まれ、その中のデータ記憶配置をアクセスするための
ものである（１ビツトにつき１本）。このスタ・ンクデ
ータ線“’ｈｉｇｈ”　　（論理１）または“”１０ｗ
　”　　（論理Ｏ）または開路のどれかと永久的にタイ
しており、そのためＲＯＭはそれらを一輪理状態におい
てスタックと°“みなす゛。従って、スタックデータ線
の論理状態は変わりえず、そのためデータ線により得ら
れた論理状態はアドレス指定された場所の中で対応する
データビットに無関係である。第３図（ｂ）で示されて
いるタイトデータ線はタイされたデータ線であり、その
ためこれらはアドレス指定されたデータワードのビット
内容が異なる論理状態を独立して持つことはできない。

それゆえに、図の中でタイされた２本のデータ線は（０
，１）または（１，０）では決してなく、（０，０）ま
たは（１，１）の状態を有することができる。第３図（
ｃ）に示されているスタックアドレス線は論理１゜論理
０または開路でスタックされており、それゆえＲＯＭの
領域はアドレス指定されることはできない。すなわちデ
ータの故意でないマスキングがあるわけである。提示さ
れた例においては、最上位のアドレス線ａ、が０電位と
タイされており（論理Ｏ）、最下位のアドレス線ａアが
電源とタイされている（論理１）。アドレス０、ａ２、
ａ　３　、’−’　ａ　ｎまたはａｌ、　２　、ａ　ｚ
−１またはこれらの結合を使用してアドレス指定されね
ばならないＲＯＭの場所に記憶されたデータは従ってア
クセスされることはできない。

同様に第３図（ｄ）に示されたタイドアドレス線は異な
ったビットを持つタイドアドレス線を必要とするデータ
がアクセスされるのを防ぐことによりＲＯＭの意図的で
ないマスキングを与える。このように、提示された例に
おいては（アドレス線Ａ２およびＡ３は反対の状態に駆
動されることはできないので）アドレスａＩ　、ａ　ｚ
　、ａ　３・・−１，０９、、またはａ　％　ａ　ｔ　
、ａ　３−Ｏｌｌ、９Ｉ、を有するＲＯＭの記憶配置は
アクセスされることばできない。第３図（ａ）　−（ｄ
）の中で示されている故障モードの基になる状態がこれ
以降実施例に関連して詳細に述べられている。

本発明に基づいて実行されるＲＯＭおよび同様の装置に
おける故障の検出および診断方法を概念的に示す第４図
のフローチャートを参照する。ここではＲＯＭまたは同
様の装置のすべてのデータ線およびアドレス線がスタッ
クかつタイドであると最初に仮定する（ステップ１００
）。そしてメモリの内容は仮定に対する反別が存在する
かどうか（ステップ１０２および１（１４　）　、即ち
、もし仮定された方法においてメモリが故障であるなら
存在しえない状態がみつかるかどうかを決定するために
アクセスされる。仮定された各故障モードに関して各デ
ータ線およびアドレス線に対する反別が記憶され、累算
され、すべての線に全く故障がないかどうかが判定され
る。反別が見つかるときには必ず、関連した故障および
故障が含まれた線は不適格と判定され（ステップ１０６
　）　、検査は他の線および他の故障モードを検査する
ためにインクリメントされる（ステップ１０８）。そし
てメモリの内容はプログラムされた状態の次のセットの
もとで再びアドレス指定される。

一方、もしステップ１（１４で何の反別も発見されなけ
れば、全検査中の故障の特殊モードに対してすべてのデ
ータ線およびすべてのアドレス線が検査されたかどうか
を判定し、プログラムは１１２のステップに進む。ここ
では、例えば故障を検査する内容を有するメモリのよう
な異常ケースに対する結果を通過させるが、ステップ１
１２においては、メモリは正しく機能するものとして認
められる。

もし異常なケースが存在しなければ、特殊な故障モード
（１）　−（４）はステップ１１４で識別されるか、さ
もなければ、ステップ１１４はバイパスされる。

ステップ１１６では、すべての故障モードが検査された
かどうかが判定される。もしそうであれば、検査は終了
しくステップ１１８）、検査表示インデイケータの末端
部が活動するか、さもなければ、プログラムはステップ
１０２にもどる。

重要なのは、各検査の走行時間は着熱論的なものだが、
本発明に基づいて第４図で示された方法は速いものであ
るということである。もしＲＯＭがフローチャ−ト（ｆ
ｏｒｔｕｎａｔｅ）な値でプログラムされていれば検査
はほんの数ケ所のＲＯＭ記憶場所を読み取った後に終了
する。これは、その故障モードに対する最初の反別が見
つかり次第、各線またはベアの線が特殊な故障モードに
対する対象として不適格とみなされるためである。実行
された読取り操作の特殊な数はＲＯＭの中にプログラム
されたデータによる。

実際問題として、ＲＯＭの中に含まれるデータは任意な
ものではあるが、ランダムなものではない。もしＲＯＭ
の内容が本当にランダムであれば、ワードＤのデータビ
ット■が特殊な状態にある確立は０．５であり、どのデ
ータビットの状態もすべての他のデータビットと無関係
である。しかし、実際上は、典型的なＲＯＭに記憶され
た一定の語がきわめてひんばんに発生するばかりでなく
、連続した記憶場所におけるデータは多少互いに関連し
ている。このように、もしインストラクションＲＯＭ、
ＡＳＣＩ　Ｉデータ等と同様に一定のデータワードが他
のデータワードよりもっとひんばんに発生すると仮定す
るとすれば、データビットｉが１である確立はＰｉであ
り、０である確立は（１−Ｐｔ）である。ＲＯＭにおけ
る連続は記憶場所の相関関係はＲＯＭを手当たり次第に
検査することによりなくすことができる。しかし、実際
問題として、一つのアドレスビット内で２の累乗により
異なるメモリ記憶配置は本発明の一面に基づいて徹底的
に調べられる。異常なケースが列挙され、典型的にＲＯ
Ｍから作られるそれらの用途において異常なＲＯＭ内容
が発生しないという非公式の論拠が与えられる。特殊な
テストに対する説明は第５図（ａ）　−（ｄ）のフロー
チャートに関連してなされる。

まず第５図（５）を参照する。ステップ１２０に示され
るようにスタックデータ線の診断および識別のためのプ
ログラミングがすべてのスタックデータ線に対して２つ
の変数ＨおよびＬを初期設定する。

この初期設定はすべてのデータ線にスタックハイがあり
（Ｈ）、且つすべてのデータ線にスタックローがある（
Ｌ）という仮説の表現であるが、このような状態は物理
的にはもちろん存在しえない。

ＲＯＭの次の記憶場所がアドレス指定され（ステップ１
２２）、そこに記憶されたデータが読み取られる（ステ
ップ１２４）。変数Ｈ（現在すべて１である）の内容と
アドレス指定された記憶場所の内容りは論理的に論理積
をとり、その結果はもとの値Ｈと置き換わる。同様に変
数Ｌ（最初すべて１である）の値と内容りの補数は論理
的に論理積をとり、その結果はＬの値と置き換わる（ス
テップ１２６）。ワードＤにおけるゼロビットは“１咋
゛の状態が存在する線を示し、それらはｈ４ｇｈ”であ
るという仮説に対する反別を示す。変数Ｈにおいて累算
されたワードＤにおけるすべてのビットがＯの時、どの
データ線にも当然スタックハイがないとうことになる。

同様に、補数りにおけるゼロピットは’ｈｉｇｈ”のデ
ータ線にスタックローがあるという仮説に対する反別で
ある。各反別は補数りにおけるゼロピットにより検出さ
れるので、それは変数りにおいて累算され、補数りにお
けるすべてのビットがＯのとき、どのデータ線にも当然
スタックローはないということになる。

ＨおよびＬのすべてのビットがゼロのとき、すべてのデ
ータ線はスタックハイもスタックローもないとみなされ
る（ステップ１２８）。従って、Ｈ＝ＯおよびＬ＝Ｏと
なるとすぐに検査を“′パスする°′。即ち、どのデー
タ線にもクイハイもタイローもないということである。

もしすべてのアドレス線が検査され（ステップ１３０）
、ある線がタイハイがある、またはタイローがあるとし
て示されると、検査の結果は“故障がある°′というこ
とになる。

統計的にはすべてのデータ線がスタックされていないと
判定される前に比較的たくさんのアドレスが検査されね
ばならない。しかし各データ線に対する検査は検査中の
データ線がスタックされていないと判定されるとすぐに
終了し、すべてのデータ線に対する検査はそれらがすべ
てスタックされていないと判定したときに終了するとい
うことが評価されるべきである。このように無故障ＲＯ
Ｍに対しては各データビットに１または０を見つけ次第
テストはすみやかに終了する。これは検査が着熱論的な
特色を有するためである。

もし、徹底的に調べられた第２の記憶場所が第１の記憶
場所で読取られたデータの補数を含むなら２つだけＲＯ
Ｍ記憶場所を読取った後、検査は実際上終了できる。

データ線ｉスタックに対する検査は他のデータビットに
影響を与える故障により影響を受けることはない。従っ
て、他のスタックまたはタイトデータビットが存在する
ときスタックデータビットが見出される。ＲＯＭに記憶
された乱データに対しての、８つのチエツクに試験時間
の９９％が費やされた後試験が終了することが数学的に
示されている。

タイトデータラインに対する検査は第５図（ｂ）のフロ
ーチャートを使って詳細に説明される。しかしながら、
まず、その前にデータワード０，１．２−−−−１−ｊ
−・（ト１）を示す第６図に言及する。データワードＴ
Ｋ配列に関して第５図（ト））のフローチャートの中で
使われている用語は以下の通りである。Ｔ〔１〕の内容
はデータビットがその直接となりのデータビットとタイ
しているかどうがを示す。Ｔ　（Ｋ）はデータビットが
上に位置するビットＫをタイしているかどうかを示す。

１つおよび２つの記憶場所に桁送りされたデータワード
を持つＴ〔１］およびＴ〔２〕の例はそれぞれ第６図に
示されている。

第５図（ｂ）のステップ１３２はすべてのＴ　（Ｋ：ｌ
を１に初期設定しており、それによりすべてのビットは
そのとなりのビットとタイしているという仮説を示す。

データワードＴ　（Ｋ）は任意の設定場所でアドレス指
定され、その内容を読取られる（ステップ１３４）。Ｔ
（Ｋ）ｉが１≦に≦（Ｌｌ）の関係において０のときビ
ットｄ、は他のいがなるビットともタイしていないと判
断される。従って、Ｔ　（Ｋ）のワードの論理和を論理
的にとることにより、他のいかなるビットともタイされ
ていないデータビットを明らかにする。（ＲＯＭの中で
徹底的に調べられたＤ　（Ａ）に対して、）　Ｔ　（Ｋ
）はにビットだけシフトされたＴ　（Ｋ）を排他的論理
和をとるＤと論理積をとる。Ｔ　（Ｋ）がすべて０であ
るとき（ステップ１３８）またはＲＯＭが完全に調べら
れたとき（ステップ１４ｏ）、検査は終了する。

ＲＯＭが異常なデータを含むとわかったとき、検査は一
定のデータビットに対する考慮をとりのぞくように変更
される。面、即ち、データワードの幅は中身が異常であ
る各々のデータビットのためのビットセットを備えてい
る。このビットにおいて観測された故障の状態は報告さ
れない。もしデータビットが異常な内容を含んでいれば
、ｂ−１データビツトはとり除かれねばならない。この
マスクはスタックデータビット検査の異常な働きを示す
ために使われたマスクと組合わされることができる。

スタックアドレス線に対する検査はもしアドレスビット
がスタックされているなら、それはＲｏＭのアドレス指
定において効果的ではないという特性に基づいている。

このように、もしアドレスビットＡがスタックされてい
るなら、記憶場所Ｄ（Ａ）およびＤ（Ａ’２Ｍは同じ値
を持つ。記号゛゛は非等価演算であり、Ｄ　（Ａ”２ｉ
　）は補数をとられたビットｉを有するＤ　（Ａ）の内
容である。もしＤ　（Ａ）がＤ　（Ａ“２”）と異なる
なら、ａｉはスタックされることはできない。なぜなら
ＲＯＭ回路がデータワードを設定するために数ＲＯＭア
クセスするので、回路中のすべてのＲＯＭが検査された
ことを確実にするためにアドレス指定された各データビ
ットの個別の記録を保守する必要がある。本発明に基づ
いて、検査では“Ｗ　１１要素配列Ｔが用いられる。こ
こでは、もしａｔがデータワードのｊ番目のビットに対
してまだスタックされているらしければＴ（ｉ）ｊは１
である。最初にＴのいずれの要素も１にセットされる（
第５図（ｃ）のステップ１４２）。アドレスのビット１
で始まり（ステップ１４６）、徹底的に調べられた各ア
ドレスＡに対して（ステップ１４４）、Ｔ（ｉ）と、Ｄ
（Ａ“２ｉ）と排他的論理和をとられたＤ（Ａ）の補数
の論理和によりＴ　（ｉ）は置換えられ、他の記憶場所
でのデータは単一のビットにより異なるアドレスを有す
る（ステップ１４８−１５４）。

排他的論理和機能はアクセスされた２つのワード間の内
容の相違および０を検出し、それによりすべてのアドレ
スビットがスタックされていないと判定されるか（ステ
ップ１５６）、またはすべてのアドレス線が検査される
まで（ステップ１５８）データ線はＴでスタックされる
か累算されることはできないということを示す。

もしあるａｔに対してＤ　（Ａ）およびＤ　（Ａ“２）
の内容が常に同じであるような方法でＲＯＭの内容が複
製されれば、異常なケースが発生するが、このようなケ
ースはもちろん起こりそうもない。

スタックデータ線が存在すると、アドレス線はそのデー
タビットに対してスタックされると思われる。それゆえ
にスタックデータ線の存在は、そのデータビットに対す
るスタックアドレス線の存在をマスクする。

タイドアドレス線は第５図（ｄ）（１）および第５図（
ｄ）（２）のフローチャートに基づいて検査される。検
査は２本のアドレス線ＡｔおよびＡｊがＲＯＭをａｉお
よびａｊが起こりうる４つの状態（０，０）、（０，１
）、（１，０）および（１，１）に対応する４つの領域
に分けるという仮定に基づいて行われる。もしａｉとａ
ｊがタイされていれば、それらは反対の状態に駆動され
ることはできない。換言すれば、もしａｉに１が、ａｊ
にＯが存在すれば、ＲＯＭによりある不確定値が読取ら
れる。この値はａｔに対してもａｊに対しても同じもの
である。この状態は第７図（ａ）で示されている。ここ
では２本のタイドアドレス線力５メモリをＯｌｌ、２お
よび３の領域に分けている。第７図（ｂ）において矢印
で示されるように２本のアドレス線がタイされているの
で、領域１および２は同一のデータを含む。

従って、１または２の領域のうち、どちらか１つは故意
でなくマスクされる。ａｉおよびａｊの値が１または０
として解釈されるかどうかは重要ではない。重要なのは
ａｔおよびａｊの（０，１）および（１，０）の状態は
存在しえないということである。従って、何れかのベー
スアドレスＡに対して、もしＡ。Ｉがａｉを０に、ａｊ
を１にセットすることによりＡから得られたアドレスで
あり、Ａ　１０がａｉを１にａｊを０にセットすること
によりＡから得られたアドレスであり、さらにもしＤ（
Ａ６＋）がＤＣＡ　Ｉ。）および何れかのデータビット
と異なれば、ａｉおよびａｊはそのデータビットの中で
タイされることはありえない。

第５図（ｄ）（１）および第５図（ｄ）（２）に従えば
、方形配列Ｔはアドレス線を記録する。もしａｉおよび
ａ３がデータピントにの中でタイされていればＴ（ｉ、
ｊ）Ｋは１である。仮定に従えば、すべてのアドレス線
はすべての他の線とタイしていると仮定するためにＴは
最初にすべて１にセットされる。ベースアドレスＢＡで
始まる（ステップエ６２）各プローブアドレスＡに対し
てはベースアドレスは第５図（ｄ）　（２）のステップ
１６６−１８０のアルゴリズムに基づいてＴ（ｉ、ｊ）
〜Ｔ（ｉ、ｊ）と補数（Ｄ　（Ａ０１）　　−Ｄ　（Ａ
＋。））の論理積をセットすることにより、タイされて
いないアドレス線を含むかどうか判定するために検査さ
れる。

Ｔ（ｉ、ｊ）がＯのとき、ａｉはａｊにタイされていな
い。ｉ＋１＜＝ｊ＜＝ｎの関係においてＴ（ｉ、ｊ）が
０のとき、ａＪは他のどのアドレスピントともタイされ
ていない。それによりＴのワードの論理和をとることは
他のどのビットともタイされてないなアドレスビットを
明らかにすることであるということを示す。すべてのア
ドレス線がタイされていないと判定されるとき（ステッ
プ１８２）またはすべてのアドレスが検査されたと判定
されたときくステップ１８４）、テストは終了する。

使用されている組織を守るアドレスビットに典型的なよ
うに、いくつかのアドレスビットが他のアドレスビット
に対してＲＯＭ回路と検査ポイントの間で反転すること
が可能である。もしこれが起こると、ａｉおよびａｊの
（００）および（１１）状態も検査しなければならない
。第７図（ｃ）に示されるように、検査で実際に使用さ
れるＴの部分は上部台の三角の部分のみなので、下の三
角部分は非反転ケースに使用される。

ＴＬ／１プログラミング用語で発明を実行するためのプ
ログラミングは省略する。

本明細書においては、本発明の実施例のみが示され、記
載されているが、上述したように本発明は他のさまざま
な組合せや環境での使用が可能であり、かつ、ここに示
されるように発明概念の範囲内での変更および修正も可
能である。

【図面の簡単な説明】

第１図は本発明の原理に基づいて提供されたＲＯＭの内
蔵検査のための装置の透視図である。第２図は実施例に
基づいて本発明を実行するための回路を基にしたマイク
ロプロセッサの回路ブロック図である。第３図（ａ）　
−（ｄ）は本発明に基づいて検査されたＲＯＭの異なっ
た故障モードを示す図である。第４図は本発明の基本的
な手順を示すフローチャートである。第５図（ａ）　−
（ｄ）はスタックデータ線、タイトデータ線、スタック
アドレス線およびタイドアドレス線をそれぞれテストす
るためのプログラミングチャートである。第６図はタイ
トデータ線に対する検査を説明するのに有効な図である
。第７図はタイドアドレス線に対する検査を説明するの
に有効な図である。符号の説明１０−・コンピュータ　　　　　　１２−ケーブル１４
−インターフェースポ・ノド　１６−ＲＯＭ２Ｓ−回路
基板　　　　　２０−リボンケーブル２２−コネクタク
リップ２４・・−マイクロプロセッサ２６−・・プログラムＲＯＭ２８−データパターンＲＡＭ

Claims

【特許請求の範囲】

（１）メモリ内の異なった記憶場所をアドレス指定し、
もしメモリに故障があれば現存しえない異なった記憶場
所に記憶されたデータ間の関係を検出し、上記関係を基
に特殊な故障を識別するステップから成る事前にその中
に記憶されたデータを有するメモリにおける故障を検査
および診断することを特徴とする方法。
（２）前記メモリ内に記憶された異常なデータをマスク
するステップを含むことを特徴とする前記請求項１記載
の故障検査および診断するための方法。
（３）前記メモリ内に連続的に記憶された各ワードのｉ
番目のビットを前記メモリに記憶された他のワードのｉ
番目のビットと比較することによりスタックデータ線に
対するメモリを検査し、前記比較のひとつにおいて、２
つの異なったワードの対応するｉ番目のビットが異なっ
た論理状態を有することを示すときにｉ番目のデータ線
はスタックされていないと判定することを含むことを特
徴とする前記請求項１記載の故障検出および診断するた
めの方法。
（４）（ａ）第１および第２の変数のすべてのビットを
共通の状態にセットし、（ｂ）前記メモリのアドレスを
徹底的に調べ（ｃ）徹底的に調べられた逐次アドレスの
内容を判定し（ｄ）徹底的に調べられた各アドレスに対
して修正された第１および第２の変数を得るため前記内
容と前記第１の変数の論理積をとり、前記内容の補数と
前記第２の変数の論理積をとり、（ｅ）修正された第１
の変数と第２の変数の論理和をとり、（ｆ）ステップ（
ｅ）の結果を検査するステップを含むことを特徴とする
前記請求項３記載の故障を検査および診断するための方
法。
（５）前記メモリ内に連続的に記憶されたデータワード
のｉ番目のビットを同じワードの残りのビットｊと比較
することによりタイトデータ線に対するメモリを検査し
、前記比較の１つにおいて、前記ｉ番目およびｊ番目の
ビットが異なった論理状態を有することを示すときにｉ
番目およびｊ番目のデータ線はタイされていなと判定す
ることを含むことを特徴とする前記請求項１記載の故障
検査および診断するための方法。
（６）（ａ）（Ｗ−１）素子配列のすべてのビットを共
通の状態にセットし、（ｂ）前記アドレスを徹底的に調
べ（ｃ）徹底的に調べられた逐次アドレスの内容を判定
し、（ｄ）徹底的に調べられた各アドレスに対して内容
の各ビットを他の各ビットと比較し（１≦Ｋ≦（Ｗ−１
）の関係においてＫビット桁送りされた内容の補数をと
られたコピーを有する内容間で排他的論理和をとること
により）（ｅ）比較の結果の論理積をとって配列のＫ番
目の記憶場所に持っていき（ｆ）前記配列の修正された
ワードと連続して上記配列の他のワードとの論理和をと
り（２）ステップ（ｆ）の結果を検査するステップを含
むことを特徴とする前記請求項５記載の故障を検査およ
び診断するための方法。
（７）第１のデータワードを得るために第１のアドレス
を有するメモリをアドレス指定することによりスタック
アドレス線に対するメモリを検査し、第２のアドレスを
得るためにｉ番目のアドレスビットの補数をとり、第２
のデータワードを得るためにメモリをアドレス指定し、
第１および第２のデータワードが異なった値を持つとき
にｉ番目のアドレス線がスタックされていないことを判
定することを含むことを特徴とする前記請求項１記載の
故障検査および診断するための方法。
（８）（ａ）共通の論理状態に対してＷ要素配列Ｓのす
べてのビットをセットし、（ｂ）メモリのアドレスＡを
徹底的に調べ、（ｃ）徹底的に調べられた各アドレスに
対して修正されたアドレスを得るためにアドレスのビッ
トの補数を取り対応するビット値における差を判定する
ためにアドレスの内容と修正されたアドレスの内容の排
他的論理和をとり、（ｄ）ステップ（ｃ）の結果と配列
Ｓのビットの論理積をとり、（ｅ）前記配列の修正され
たワードと連続する前記配列の他のワードの論理和をと
り、（ｆ）ステップ（ｅ）の結果を検査することを含む
ことを特徴とする前記請求項７記載の故障検査および診
断するための方法。
（９）ベースアドレスＡを選択することによりタイドア
ドレス線ｉおよびｊに対するメモリを検査し、Ａ（７）
ｉ番目のアドレスビット（Ａ＿１＿０に対し）とＡのｊ
番目のアドレスビット（Ａ＿０＿１に対し）の補数をと
ることにより２つの追加アドレス指定されたＡ＿１＿０
およびＡ＿０＿１を形成し、アドレスＡ＿１＿０とＡ＿
０＿１でそれぞれ上記メモリからの第１および第２のデ
ータワードを得、前記第１および第２のデータワードを
比較し、前記第１および第２のデータワードの値が互い
に異なるときに前記アドレス線がタイされていないと判
定することを含むことを特徴とする前記請求項１記載の
故障検査および診断するための方法。
（１０）（ａ）共通の論理状態に対して方形配列のすべ
てのビットをセットし、（ｂ）前記メモリのアドレス指
定された基底を形成し、（ｃ）０≦ｉ＜ｊ≦ａｗのよう
な関係のアドレスビットｉおよびｊのペアを選択し、（
ｄ）アドレスビットｉおよびｊの各ペアに対しアドレス
Ａ＿１＿０とＡ＿０＿１を形成し、前記アドレスの内容
を判定し、（ｅ）詳細に調べられたアドレスの各ペアに
対し、上記アドレスの内容の論理和をとり、（ｆ）ステ
ップ（ｅ）の結果の補数をとり、（ｇ）ステップ（ｆ）
の結果と配列Ａ〔ｉ、ｊ〕の論理積をとり、（ｈ）連続
した前記の配列の各セルの内容間の論理和をとり各国そ
の結果を検査することを含むことを特徴とする前記請求
項９記載の故障検査および診断するための方法。
（１１）メモリ内の異なった記憶配置をアドレス指定し
、もしメモリに故障があれば現存しえない異なった記憶
場所に記憶されたデータ間の関係を判定し、前記判定手
段に対応して特定の故障を識別する手段からなる、事前
に記憶されたデータを有するメモリにおける故障検査お
よび診断することを特徴とする装置。
（１２）前記メモリ内に連続的に記憶された各ワードの
ｉ番目のビットを前記メモリに記憶された他のワードの
ｉ番目ビットと比較する手段と前記比較のひとつにおい
て、２つの異なったワードの対応するｉ番目のビットが
異なった論理状態を有することを示すときにｉ番目のデ
ータ線はスタックされていないと判定する手段からなる
スタックデータ線に対してメモリを検査する手段を含む
ことを特徴とする前記請求項１１記載の故障を検出およ
び診断するための装置。
（１３）前記メモリ内に連続的に記憶されたデータワー
ドのｉ番目のビットを同じワードの残りのビットｊと比
較する手段と、前記比較のひとつが前記ｉ番目およびｊ
番目のビットが異なった論理状態を有することを示すと
きにｉ番目とｊ番目のデータ線はタイされていないと判
定する手段からなるタイトデータ線に対してメモリを検
査する手段を含むことを特徴とする前記請求項１１記載
の故障検査および診断するための装置。
（１４）第１のデータワードを得るために第１のアドレ
スを有するメモリをアドレス指定する手段と、第２のア
ドレスを得るためにｉ番目のアドレスビットの補数をと
り、第２のデータワードを得るためにメモリをアドレス
指定する手段と、第１および第２のデータワードが異な
る値を有するときにｉ番目のアドレス線はスタックされ
ていないと判定する手段からなるスタックアドレス線に
対してメモリを検査する手段を含むことを特徴とする前
記請求項１１記載の故障を検査および診断するための装
置。
（１５）アドレスＡ＿０＿１を形成するためにアドレス
Ａの線（ａｉ、ａｊ）を（０、１）にセットする手段と
、アドレスＡ＿１＿０を形成するために前記線を（１、
０）にセットする手段と、アドレスＡ＿０＿１、および
Ａ＿１＿０でそれぞれ前記メモリから第１および第２の
データワードを得る手段と、前記第１および第２のデー
タワードを比較する手段と、前記第１および第２のデー
タワードの値が互いに異なるときに前記アドレス線がタ
イされていないと判定する手段からなるタイドアドレス
線に対してメモリを検査する手段を含むことを特徴とす
る前記請求項１１記載の故障検査および診断するための
装置。