JPH0391193A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術　　　　　　　　　（第３図）発明が解決し
ようとする課題 課題を解決するための手段 作用 実施例 本発明の一実施例　　　　　（第１．２図〉発明の効果 〔概要〕 複数個のメモリブロックを集合して大容量のメモリを実
現するようにした半導体記憶装置に関し、ライトアンプ
およびセンスアンプを１本化することができるとともに
、その回路構成自体を簡素化することができ、メモリブ
ロック回路の規模を大幅に縮小して消費電力の削減およ
び高速化を図ることのできる半導体記憶装置を提供する
ことを目的とし、 小容量のメモリセルを含むメモリブロックを複数個結合
させ、大容量のメモリブロックを構成する半導体記憶装
置であって、前記各メモリブロックを選択する選択電流
を非選択側のみ遮断することにより１つのメモリブロッ
クのみを選択するように構成する。

〔産業上の利用分野〕

本発明は、半導体記憶装置に関し、詳しくは、小容量の
メモリをセル化し、複数個のメモリブロックを構成して
大容量のメモリを実現するようにした半導体記憶装置に
係り、特に、回路規模および消費電力を大幅に減少可能
な半導体記憶装置に関する。

現在、大容量のメモリが多く要求されており、これに対
応するには実績のある小容量のメモリをセル化して、そ
のセルを１つのブロックのメモリとして複数個のブロッ
クを作ることによって大容量のメモリを構成することが
行われる。この場合、そのブロックを選択する回路を設
けておく必要がある。近年、メモリ回路には省電力かつ
高速化および回路の縮小化などの要求が高まってきてお
り、そのためメモリのブロックを選択する回路にあって
もそれらの要求を充分に満たす回路が必要である。

〔従来の技術〕

従来この種の小容量のメモリセルを集合して大容量のメ
モリを構成する半導体記憶装置としては、例えば第３図
に示すようなものがある。第３図において、１は複数の
メモリブロックにより構成されたメモリであり、メモリ
１は、複数個のメモリブロック２〜４と、行選択を行う
Ｘ−アドレスをデコードし、このデコード結果に従って
後述するＸドライバ１４〜１６を介しメモリセル１１−
１３の多数のワード線のうち１つを選択して活性化させ
るＸデコーダ５と、列選択を行うＹ−アドレスをデコー
ドし、このデコード結果に従って後述するビットドライ
バ１７〜１９を介しメモリセル１１〜１３の多数のビッ
ト線のうち１つを選択するＹデコーダ６と、Ｚ−アドレ
ス（ブロックセレクト信号）をデコードし、このデコー
ド結果を後述するメモリブロック２〜４のセンスアンプ
２０〜２２およびライトアンプ２３〜２５に出力して各
メモリブロック２〜４を選択するＸデコーダ７と、ライ
ト・イネーブル信号ＷＥをバッファリングする入力バッ
ファ８と、データ入力信号Ｄｉｎをバッファリングする
入カバ７フア９と、メモリブロック２〜４から読み出さ
れた出力データをバッファリングしてデータ出力信号Ｄ
ｏｕｔとしてチップ外に出力する出力バッファ１０と、
により構成されている。

メモリブロック２〜４は、行、列方向にマトリクス状に
所定の容量で配置したメモリセル１１〜１３と、Ｘデコ
ーダ５の出力を所定の選択レベルにドライブするＸドラ
イバ１４〜１６と、Ｙデコーダ６の出力を所定の選択レ
ベルにドライブするビットドライバ１７〜１９と、ビッ
トドライバ１７〜１９を介して選択されたビット線の電
位を増幅してこのビット線に接続されたメモリセル１１
〜１３のデータを読み出すセンスアンプ２０〜２２と、
ライト・イネーブル信号ＷＥおよびデータ入力信号Ｄｉ
ｎに応答して選択メモリセルに対して読み出しまたはＩ
ｌｏの書き込みの制御を行うライトアンプ２３〜２５と
、により構成されており、センスアンプ２０〜２２およ
びライトアンプ２３〜２５にはＺデコーダでデコードさ
れたブロック選択信号が入力されている。

この構成において、Ｘ−アドレスおよびＹ−アドレスは
それぞれＸデコーダ５およびＹデコーダ６に印加され、
入力されたＸ−アドレスおよびＹ−アドレスに対応して
Ｘドライバ１４〜１６およびビットドライバ１７〜１９
の出力の１つがそれぞれ選択レベルとなり、その交点に
接続されているメモリセルが選択される。ライトアンプ
２３〜２５は、ライト・イネーブル信号ＷＥおよびデー
タ入力信号Ｄｉｎに応答して、選択メモリセルに対して
読み出しまたは１１０の書き込みの制御を行う。メモリ
セル１１〜１３より読み出された信号は、センスアンプ
２０〜２２および出力バッファ１０を経てデータ出力信
号Ｄｏｕｔとしてチップ外に出力される。また、Ｘデコ
ーダ７からのブロック選択信号は、非選択（一般に高レ
ベル）時にはセンスアンプ２０およびライトアンプ２３
を制御して読み出しおよび書き込みを禁止する。この場
合、内部のメモリセル・アレーが複数個（本従来例では
４個）に分かれておリ、各メモリセル１１〜１３に対し
１個ずつのビットドライバ１７〜１９、センスアンプ２
０〜２２およびライトアンプ２３〜２５が設けられてお
り、メモリセル１１〜１３を適当に選択すると複数個の
群に対し、同時にかつ独立に読み書きができる。すなわ
ち、全てのブロックについて随時何れかのメモリブロッ
ク２〜４が選択されている。書込みの際には書込みをし
ない他のメモリセルに書き込まないよう２デコーダ７か
らのブロック選択信号に従ってライトアンプ２３〜２５
を選択し、また、読出しの際にはピントドライバ１７〜
１９からの出力をブロック選択信号に従ってセンスアン
プ２０〜２２により選択する。

〔発明が解決しようとする課題〕

しかしながら、このような従来の半導体記憶装置にあっ
ては、各メモリブロックを選択するために、出力バッフ
ァ系としてセンスアンプの出力端にその出力のブロック
を選択する回路を設けるとともに、書込み系としてライ
トアンプにも書込み禁止のクランプ回路を設け、それぞ
れのセンスアンプおよびライトアンプにブロック選択信
号を出力して書込み系と出力バッファ系によりメモリブ
ロックを選択する構成となっていたため、上記センスア
ンプおよびライトアンプの回路規模が複雑になり、相当
大きくなってしまうことに加え、各メモリブロック毎に
センスアンプおよびライトアンプが必要になることから
、消費電力が増大し、回路が非常に膨大なものになって
しまうという問題点があった。すなわち、センスアンプ
およびライトアンプにインヒビットをかける回路を設け
ることによりメモリブロックを選択し、かつこれらセン
スアンプおよびライトアンプは各メモリブロック毎に存
在することからメモリ全体の回路が非常に大きくなって
しまう、また、上記回路の複雑さと個数の多さは消費電
力の増大を招来し、さらに、全部のメモリブロックにつ
いては何れかが選択されている構成上、ビットドライバ
に加わるのは全部選択をされているものであるためにそ
の分電流が増え上記電力消費の増大を更に助長する。

したがって、従来の半導体記憶装置では回路の大きさと
電力の大きさがネックとなっており、これに対処するた
め他の回路を縮小したり、電流を少なくして電力を小さ
くしていたが、このような対策をとると性能や高速性の
悪化を招きやすい。

そこで本発明は、ライトアンプおよびセンスアンプを１
本化することができるとともに、その回路構成自体を簡
素化することができ、メモリブロック回路の規模を大幅
に縮小して消費電力の削減および高速化を図ることので
きる半導体記憶装置を提供することを目的としている。

〔課題を解決するための手段〕

本発明による半導体記憶装置は上記目的達成のため、小
容量のメモリセルを含むメモリブロックを複数個結合さ
せ、大容量のメモリブロックを構成する半導体記憶装置
であって、前記各メモリブロックを選択、する選択電流
を非選択側のみ遮断することにより１つのメモリブロッ
クのみを選択するように１威している。

〔作用〕

本発明では、各メモリブロックの選択電流がビット選択
系まで遡ったところに設けられた選択回路により非選択
側のみ遮断される。

したがって、非選択のメモリブロックはセンスアンプお
よびライトアンプの上流側で動作しなくなり、選択ブロ
ックのみがセンスアンプとライトアンプを専有すること
になる。そのため、センスアンプおよびライトアンプが
１本化され、回路が非常に簡素化されるとともに、消費
電流が大幅に削減される。

〔実施例〕

以下、本発明を図面に基づいて説明する。

鳳凰説里 本発明は、従来例のように書込み系と出カバソファ系の
部分によりメモリブロックを選択すのみではなく、ビッ
ト選択系まで遡ったところへ選択回路を置き、各メモリ
ブロックの非選択ブロックのビット選択系を全て非選択
にすることで選択ブロックのみビット選択が選択できる
ようにする。

すなわち、非選択ブロックの電流を遮断するなどしてブ
ロックを動作させなくし、具体的にはビットドライバか
らの出力を直接選択するとともにビットドライバの選択
を完全に非選択のものは選択しない状態にする。これに
より選択ブロックのみがセンスアンプとライトアンプを
専有することになり、ブロックの選択が行える。

二裏朕■ 以下、上記基本的な考え方に従って実施例を説明する。

第１．２図は本発明に係る半導体記憶装置の一実施例を
示す図であり、第３図に示した従来例と同一構成部分に
は同一番号を付している。

第１図において、３１は複数個のメモリブロックにより
構成されたメモリ（半導体記憶装置）であり、メモリ３
１は複数個のメモリブロック３２〜３４と、Ｘデコーダ
５と、Ｙデコーダ６と、Ｚ−アドレス（ブロックセレク
ト信号）をデコードし、このデコード結果を後述するメ
モリブロック３２〜３４のビットドライバ３８〜４０に
出力してビット選択系まで遡ったところでピントドライ
バ３８〜４０からの出力を直接選択してブロック選択を
行う２デコーダ３５と、選択されたメモリブロックのみ
に専有され、そのメモリブロックのデータを読み出す単
一のセンスアンプ３６と、ライト・イネーブル信号ＷＥ
およびデータ入力信号Ｄｉｎに応答して書込み制御を行
うための信号を各メモリブロック３２〜３４のビットド
ライバ３８〜４０に出力する単一のライトアンプ３７と
、入力バッファ８と、人カバソファ９と、出カバソファ
１０と、により構成され、メモリブロック３２〜３４は
、メモリセル１１〜１３と、Ｘドライバ１４〜１６と、
Ｚドライバ３５でデコードされたブロックセレクト信号
に従って各メモリブロック３２へ３４の選択電流を非選
択側のみ遮断（非選択のものはレベルを一定化させてセ
ルのイメージを消す）して１つのメモリセルのブロック
のみ選択するビットドライバ３８〜４０と、により構成
されている。

第２図はメモリブロックを選択する回路４１を示す回路
図である。この図において、メモリブロックを選択する
回路４１はＺバッファおよびデコーダ４２およびブロッ
クドライバ４３からなる２デコーダ３５と、プロ、クド
ライバ４３の出力に従って非選択のメモリブロックのビ
ットドライバの電流を引き込んで遮断する回路４４と、
により構成され、同図中、Ｔｒｉ〜Ｔｒ１７はトランジ
スタあるいはマルチエミッタトランジスタ、Ｄ＋　、、
Ｄｚはレベルシフト用ダイオード、ＲＩ−Ｒｓは抵抗、
４５〜５８は定電流源である。ここで、マルチェＱ　７
タトランジスタＴｒ１３の工逅フタは電圧センス形式の
場合は６本、電流センス形式の場合は４本である。

以上の構成において、非選択のメモリブロックのピント
ドライバの電流を遮断することにより、そのブロックの
動作はどこのビットも選択せず、書き込みも読み出しに
おいても選択されてないため出力されない。そして、選
択のメモリブロックのみ電流が流れているため、そのブ
ロックのみメモリが選択され、ライトアンプやセンスア
ンプを専有し、書き込みも読み出しもできる状態になる
。

以上述べたように、従来の回路では、ライトアンプとセ
ンスアンプが各メモリブロックに１つずつ存在したため
、回路が非常に膨大になっていたものが、本実施例によ
ればライトアンプとセンスアンプが１本化できるため、
その分の少なくなった回路分の消費電力と回路の大きさ
自体が小さくなり、シンプルになる。したがって、回路
が簡単になるとともに、アンプサイズが小さくなり、少
しパワーを上げるだけで高速化が容易にできる。

そして、本実施例の回路では、選択レベルがＬｏｗ選択
であるため、比較的に低電圧でも動作させ易く、電源マ
ージンに強い回路となっている。

〔発明の効果〕

本発明によれば、ライトアンプおよびセンスアンプを１
本化することができるとともに、その回路構成自体を簡
素化することができ、メモリブロック回路の規模を大幅
に縮小して消費電力の削減および高速化を図ることがで
きる。

【図面の簡単な説明】

第１．２図は本発明に係る半導体記憶装置の−実施例を
示す図であり、 第１図はそのブロック図、 第２図はその回路図、 第３図は従来の半導体記憶装置を示すそのブロック図で
ある。 ６・・・・・・Ｙデコーダ、 ７・・・・・・Ｚデコーダ、 ８・・・・・・入カバソファ、 ９・・・・・・入カバソファ、 １０・・・・・・出カバソファ、 １１〜１３・・・・・・メモリセル、 １４〜１６・・・・・・Ｘドライバ、 ３１・・・・・・メモリ（半導体記憶装置）、３２〜３
４・・・・・・メモリブロック、３５・・・・・・Ｚデ
コーダ、 ３６・−・・・・センスアンプ、 ３７・・・・・・ライトアンプ、 ３８〜４０・・・・・・ピントドライバ、４１・・・・
・・メモリブロックを選択する回路、４２・・・・・・
Ｚバッファおよびデコーダ、４３・・・・・・ブロック
ドライバ、 ４４・・・・・・ビットドライバの電流を引き込んで遮
断する回路、 ４８〜５０・・・・・・定電流源、 Ｔｒｉ〜Ｔｒ１７・・・・・・トランジスタ、Ｄ＋　　
、Ｄｚ　・・・・・・ダイオード、Ｒ，−Ｒｓ・・・・
・・抵抗。

Claims (1)

1. 【特許請求の範囲】 　小容量のメモリセルを含むメモリブロックを複数個結
   合させ、大容量のメモリブロックを構成する半導体記憶
   装置であって、 前記各メモリブロックを選択する選択電流を非選択側の
   み遮断することにより１つのメモリブロックのみを選択
   するように構成したことを特徴とする半導体記憶装置。