JPH0391033A - オペレーショナル・インターフェース・ロード装置及び方法、並びにコンピュータ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパーソナルコンピュータシステムに関し、詳細
にはベーシック人力／出力システムすなわちＢ　Ｉ　Ｏ
Ｓ　（ＢＡＳＩＣ１ｎｐｕｔ１０ｕｔｐｕｔ　ｓｙｓｔ
ｅｍ　）をパーソナルコンピュータシステムに設置する
ための方法および装置に関する。

〔従来の技術〕

一般にパーソナルコンピュータシステムであって、詳細
には１８Ｍパーソナルコンピュータは今日の社会の多く
のセグメントに計算機の能力を与えるために広く使用さ
れている。パーソナルコンピュータシステムは一般に１
個のシステムプロセサ、１個のデイスプレィモニタ、１
個のキーボード、１個以上のディスケット駆動機構、１
個の固定ディスク記憶装置およびオプションとしての１
個のプリンタを有するシステムユニットからなるテスク
トップ形、フロア設置形または可搬型のマイクロコンピ
ュータとして定義されうる。これらシステムの特徴の一
つはこれら要素を電気的に接続するためのマザーボード
（ｍｏｔｈｅｒｂｏａｒｄ　）またはシステムプラナ（
ｓｙｓｔｅＩｌｐｌａｎａｕ　）の使用である。これら
システムは主として１人のユーザに独立した計算能力を
与えるために設計されており、個人または小企業による
購買のために安価なものである。そのようなパーソナル
コンピュータシステムの例はＩＢＭパーソナルコンピュ
ータＡＴおよび　１８Ｍパーソナルシステム／２モデル
２５゜３０，５０，６０．７０．８０である。

これらシステムは２つのファミリに大別出来る。

一般にファミリＩモデルと呼ばれる第１のファミリはＩ
ＢＭパーソナルコンピュータＡＴおよび他のｒＩＢＭと
互換性」をもつマシンのように母線構成を用いるもので
ある。ファミリ■モデルと呼ばれる第２のファミリは１
８Ｍパーソナルシステム／２モデル５０−８０のように
ＩＢＭマイクロチャンネル母線を用いるものである。

１８ＭパーソナルコンピュータのようなファミリＩモデ
ルの初期のパーソナルコンピュータシステムにはじまり
、ソフトウェアの互換性が最も重要であることが認識さ
れている。この目的を達成するために、「マイクロコー
ド」と呼ばれるシステム常駐コードの分離層がハードウ
ェアとソフトウェアの間につくられた。このコードはユ
ーザのハードウェア装置の特性についての負担を軽くす
るためのユーザーのアプリケーションプログラム／オペ
レーティングシステムと装置との間の操作インターフェ
ースを与えている。結局このコードはアプリケーション
プログラムをハードウェアの特性から分離しつつこのシ
ステムに新しい装置を付加しうるようにするためにベー
シック人力／出力システム（ＢＩＯＳ）になった。ＢＩ
ＯＳの重要性は、装置のドライバにその装置への中間的
なインターフェースを与えつつ特定の装置ハードウェア
特性に依存しなくてもよいようにしたために、明らかで
ある。ＢＩＯＳはシステムの一体的部分であり且つシス
テムプロセサ内外のデータの動きを制御するから、シス
テムプラナに常駐しそしてユーザに読取専用メモリ（Ｒ
ＯＭ）内で渡された。

例えばオリジナルの１８Ｍパーソナルコンピュータでの
ＢＩＯＳはプラナボードに常駐するＲＯＭの８ｋを占め
た。

〔発明が解決しようとする課題〕

新しいモデルのパーソナルコンピュータファミリが導入
されたときにはＢＩＯＳは新しくされそして新しいハー
ドウェアとＩ１０装置を含むように拡張されねばならな
い。予想のごと（ＢＩＯＳはメモリサイズの増大をスタ
ートさせた。例えばＩＢＭパーソナルコンピュータＡＴ
の導入によりＢＩＯＳは３２にバイトのＲＯＭを必要と
するまでなった。

今日、新技術の開発によりファミリ■モデルのパーソナ
ルコンピュータシステムは更に複雑になりつつありそし
てより頻繁に消費者に対し使用可能となりつつある。こ
の技術は急激に変化しつつありそして新しいＩ１０装置
がパーソナルコンピュータシステムに加えられつつある
ため、ＢＩＯＳの変更はパーソナルコンピュータシステ
ムの開発サイクルにおいて重要な問題になっている。

例えばマイクロチャンネル（ｍｉｃｒｏｅｈａｎｎｅｌ
）構成を備えたＩＢＭパーソナルシステム／２の導入に
よりアドバンストＢＩＯＳまたはＡＢＩＯ５と呼ばれる
全く新しいＢＩＯＳが開発された。しかしながらソフト
ウェアの互換性を保持するためにファミリＩモデルから
のＢＩＯＳがファミリ■モデルに含められねばならなか
った。ファミリＩのＢＩＯＳは互換性ＢＩＯＳまたはＣ
Ｂ　ＩＯＳとして知られるに到った。しかしながらＩＢ
ＭパーソナルコンピュータＡＴについて述べたようにプ
ラナボードには３２にバイトのＲＯＭがあるにすぎない
。幸いこのシステムは９６にバイトのＲＯＭまで拡張出
来た。しかしながらシステムのＩＩＪ約によりこれはＢ
ＩＯＳに使用しつる最大容量とされた。幸いＡＢＩＯＳ
を付加してもＡＢ　ＩＯ３とＣＢ　ＩＯ８は９６にのＲ
ＯＭにわり込むことが出来た。しかしながら、９６ｋＲ
ＯＭ領域の僅かな部分のみが拡張用に使用出来るにとど
まった。将来のＩ１０装置の付加により、ＣＢＩＯＳお
よびＡＢＩＯ５は結局のところＲＯＭのスペースから出
されるこ５とになる。このように新しいＩ１０技術はＣ
ＢＩＯＳとＡＢＩＯＳ内に容易には組込むことは出来な
い。

これら問題並びにこの開発サイクルにおいて出来るだけ
遅い時期にファミリＨのＢＩＯＳの変更をなす必要性の
故に、ＲＯＭからＢＩＯＳの部分をはずす必要がある。

パーソナルコンビュータシステムの市場性並びに消費者
の受は入れには新しいＩ１０装置の付加とコストの低減
の能力が必要であるから、ファミリＨのモデルのＢＩＯ
Ｓの容易な変更が本発明による成功を達成する際の実質
的な因子である。かくして、ＢＩＯＳの部分が固定ディ
スクのような直接アクセス記憶装置あるいはディスケッ
ト駆動機構に記憶しうるような方法と装置の開発の必要
性がある。そうすればこれら部分は容易に変更出来そし
て必要なときにパーソナルコンピュータシステムに入れ
ることが出来る。

〔課題を解決するための手段〕

本発明は上記の問題を解決するために開発されたもので
ある。従って、本発明はその目的の一つとしてＢＩＯＳ
の一部を直接アクセス記憶装置に記憶することにより装
置のＢＩＯＳサポートの数を増加する装置および方法を
提供する。

本発明の他の目的は直接アクセス記憶装置から主メモリ
にＢＩＯＳを入れるための装置と方法を提供することで
ある。

本発明の他の目的はＢＩＯＳとパーソナルコンピュータ
システムの間の互換性を確認する装置および方法を提供
することである。

本発明の更に他の目的はＢＩＯＳを直接アクセス記憶装
置から入れる前にシステム構成を変更する能力を提供す
ることである。

広義には本発明によるパーソナルコンピュータシステム
はシステムプロセサと、ランダムとアクセス主メモリと
、読取専用メモリと、少くとも１個の直接アクセス記憶
装置と、から成る。この読取専用メモリはＢＩＯＳの第
１部分を含む。

ＢＩＯＳのこの第１部分はシステムプロセサと直接アク
セス記憶装置を初期化して直接アクセス記憶装置からラ
ンダムアクセスメモリにマスタブートレコード（ＩＩａ
ｓｔｅｒ　ｂｏｏｔ　ｒｅｃｏｒｄ）を読込む〇マスタ
ブートレコードはデータセグメントと実行可能コードセ
グメントを含む。データセグメントはシステムハードウ
ェアとマスタブートレコードにより支持されるシステム
構成を表わすデータを含む。この第１ＢＩＯＳ部分はマ
スタブートレコードのデータセグメントからのデータが
システムプロセサ、システムプラナおよびプラナＩ１０
構成を表わす第１ＢｒＯ５部分内に含まれたデータと一
致するかどうかを決定することによりマスタブートレコ
ードがシステムハードウェアと両立するかどうかを確認
する。

マスタブートレコードがシステムハードウェアと両立す
れば、第１ＢＩＯＳ部分はシステムプロセサをマスタブ
ートレコードの実行可能なコードセグメントを実行する
ようにさせる。実行可能なコードセグメントはシステム
構成が変更してないことを確認しそして直接アクセス記
憶装置からランダムアクセスメモリへ残りの８１０８部
分をロードする。このとき実行可能なコードセグメント
はこの残りのＢ１０９部分の確実性を検査しそしてシス
テムプロセサにそのときランダムアクセスメモリ内にあ
るＢＩＯＳの実行を開始させる。ランダムアクセスメモ
リで実行中のＢＩＯＳはオペレーティングシステムをブ
ートアップしパーソナルコンピュータシステムのオペレ
ーションを開始する。もはやアドレス不能であって残り
の８１０３部分により置きかえられた第１ＢＩＯＳ部分
は放棄される。

〔実施例〕

以下の詳細説明は本発明の実施について現在最も適した
モードにこの説明は限界を定めるものではなく、本発明
の一般的な原理を例示するためのものにすぎない。

図面、特に第１図において、複数のＩ１０スロット１８
を介してシステムまたはプラナボード２４に接続した複
数のＤＡＳＤ　（直接アクセス記憶装置）１２−１６を
有するパーソナルコンピュータシステム１０の一部を切
除したものが示されている。電［２２は周知のようにシ
ステム１０に電力を供給する。プラナボード２４は、入
力、プロセスおよび出力情報に対しコンピュータのイン
ストラクションによる制御のもとで動作するシステムプ
ロセサを含んでいる。

使用に当り、パーソナルコンピュータシステム１０は主
として少数のユーザーのグループまたは１人のユーザー
に個々に計算用の電力を与えるように設計されそして個
人または小企業用に安価なものとされている。動作を述
べると、このシステムプロセサはＩＢＭのＯ８／２オペ
レーテイングシステムまたはＰＣ−ＤＯＳのようなオペ
レーティングシステムのもとで動作する。この形式のオ
ペレーティングシステムはＤＡＳＤ１２−１６とオペレ
ーティングシステムの間にＢＩＯＳインターフェースを
含む。機能により複数のモジュールに分割されたＢＩＯ
Ｓの一部はプラナ２４上のＲＯＭに記憶され、そして以
降ではＲＯＭ−ＢＩＯＳと呼ぶ。ＢＩＯＳはハードウェ
アとオペレーティングシステムのソフトウェアの間にイ
ンターフェースを与え、プログラマまたはユーザが特定
の装置について深いオペレーティング上の知識を必要と
せずにそのマシンをプログラムしうるようにする。例え
ば、ＢＩＯＳディスケットモジュールはプログラマがデ
ィスケット駆動ノ＼−ドウエアの深い知識がなくともデ
ィスケット駆動機構をプログラムしうるようにする。こ
のように異る製造業者により設計され製造された多数の
ディスケット駆動機構がこのシステムで使用出来る。こ
れはシステム１０のコストを低減するばかりでなくユー
ザが多数のディスケット駆動機構からそれを選ぶことが
出来るようにする。

上記の構造を本発明に関連づける前に、パーソナルコン
ピュータシステム１０の一般的な動作を要約する。第２
図は、このパーソナルコンピュータシステム１０のブロ
ック図である。第２図はプラナ２４の構成要素とプラナ
２４のＩ１０スロット１８およびこのシステムの他のハ
ードウェアへの接続を示している。プラナ２４の上には
システムプロセサ２６が配置され、このプロセサは局所
母線２８により、メモリコントローラ３０に接続するマ
イクロプロセサからなり、コントローラ３０はランダム
アクセスメモリ（ＲＡＭ）３２に接続する。このマイク
ロプロセサは適当なものでよいが、インテル社の８０３
８６がその一例である。

本発明は以降において第２図について説明するが、本発
明の装置および方法は他のプラナボードハードウェア構
成にも使用されるものである。例えば、システムプロセ
サはインテル８０２８６または８０４８６でもよい。

このプロセサによりプラナ識別番号（プラナＩＤ）がア
クセス可能である。プラナＩＤはそのプラナに固有のも
のであり使用されているプラナの形式を識別する。例え
ば、プラナＩＤはスイッチを用いてシステム／プロセサ
２６のＩ１０ポートを介し読取るべくハードワイヤドし
つる。

局所母線２８は更に母線コントローラ３４を通じてプラ
ナ２４上の読取専用メモリ（ＲＯＭ）３６に接続する。

付加的な不揮発性メモリ（ＮＶＲＡＭ）５８が直列／並
列ボートインターフェース４０を介してマイクロプロセ
サ２６に接続し、このインターフェースは母線コントロ
ーラ３４に接続する。この不揮発メモリはシステムのｆ
！１１ｇが切れたときにも情報を維持するために電池で
バックアップされたＣＭＯ３でよい。このＲＯＭはプラ
ナに通常あるものであるから、ＲＯＭに記憶されたモデ
ルおよびサブモデル値はシステムプロセサおよびシステ
ムプラナＩ１０構成を夫々識別するために用いられる。

このようにこれらの値はプロセサとプラナ１１０構成を
物理的に識別する。ＮＶＲＡＭはシステム構成データを
記憶するために用いられる。

すなわち、このＮＶＲＡＭはシステムの現在の構成を記
述する値を含む。例えばＮＶＲＡＭは固定ディスクまた
はディスケットの容量、デイスプレィの形式、メモリ量
、時刻、日付等を記述する情報を含む。更に、ＲＯＭに
記憶されたモデルおよびサブモデル値はＳＥＴ構成のよ
うな特殊な構成プログラムが実行されるときにＮＶＲＡ
Ｍに対しコピーされる。ＳＥＴ構成プログラムの目的は
システムの構成を特徴づける値をＮＶＲＡＭに記憶させ
ることである。このように適正に構成されたシステムに
ついてのＮＶＲＡＭ内のモデルおよびサブモデル値はＲ
ＯＭに記憶されたモデルおよびサブモデル値に夫々等し
い。これらの値が等しくない場合にはそれはそのシステ
ムの構成が変更されていることを示す。第６Ｄ図により
、ＢＩＯＳのローディングとの組合せにおいてこの特徴
を詳述する。

第２図の説明を続けると、母線コントローラ３４はＩ１
０プラナ母線４３によりＩ１０スロット１８、直列／並
列インターフェース４０および周辺装置コントローラ４
２に接続する。周辺装置コントローラ４２は更にキーボ
ード４４、マウス４６、診断パネル４７、およびディス
ケットコントローラ６４に接続する。ＮＶＲＡＭ５８と
は別に直列／並列インターフェース４０はプリンタ、ハ
ードコピー装置等に情報を入／出力するための直列ボー
ト４８と並列ポート５０に接続する。周知のように局所
母線２８はキャッシュコントローラ５２、キャッシュメ
モリ６８、コブロセサ５４およびＤＭＡコントローラ５
６にも接続しうる。

システムプロセサ２６はその内部動作並びにパーソナル
コンピュータシステム１０の他のエレメントとのインタ
ーフェースを制御する。例えば図示のシステムプロセサ
２６は、固定ディスク駆動機構６２のようなりＡＳＤに
接続した小型コンピュータシステムインターフェース（
ＳＣ８Ｉ）Ｉ１０カード６０に接続する。５Ｃ８Ｉディ
スク駆動機構以外のものを本発明により固定ディスクと
して使用出来る。固定ディスク６２に加えて、システム
プロセサ２６はディスケット駆動機構６６を制御するデ
ィスケットコントローラ６４に文１するインターフェー
スとしても作用しうる。ここで「ハードファイル」は固
定ディスク駆動機構６２であり、「フロッピ」はディス
ケット駆動機構６６を意味するものである。

本発明の以前にはＲＯＭ３６はハードウェア周辺装置に
対しオペレーティングシステムをインターフェースする
ＢＩＯＳコードのすべてを含むことが出来た。本発明に
よればＲＯＭ３６はＢＩＯＳの一部のみを記憶するよう
にされる。この部分はシステムプロセサ２６により実行
されるとき固定ディスク６２またはディスケット６６か
らＢＩＯＳの第２のすなわち残りの部分、以下ＢＩＯＳ
イメージと呼ぶ部分を人力する。このＢＩＯＳイメージ
は第１ＢＩＯ５部分にとって代わりそしてこのシステム
の一体化部分としてＲＡＭ３２のような主メモリ内に常
駐する。

ＲＯＭ３６に記憶されたＢＩＯＳの第１部分（ＲＯＭ−
Ｂ　Ｉ　Ｏ，Ｓ）は第３〜４図について一般的にそして
第６Ａ〜６Ｄ図について詳細に説明する。ＢＩＯＳの第
２部分（ＢＩＯＳイメージ）は第５図について説明し、
ＢＩＯＳイメージのローディングは第７図について説明
する。ＤＡＳＤからのＢＩＯＳイメージのローディング
による他の利点はシステムプロセサのＲＡＭ３２にＢＩ
ＯＳを直接にロード出来るということである。ＲＡＭの
アクセスはＲＯＭのそれより著しく高速であるから、コ
ンピュータシステムの処理速度に大きな改善が得られる
。

ＲＯＭ３６内のＢＩＯＳのオペレーションそして固定デ
ィスクまたはディスケットからのＢＩＯＳイメージのロ
ーディングオペレーションを次に述べる。一般に、ＲＯ
Ｍ−Ｂ　ＩＯ３はシステムのブリチエツクを行いそして
ＲＡＭにＢＩＯＳマスタブートレコードをロードする。

マスタブートレコードは妥当性情報を有するデータセグ
メントと実行可能なコードを有するコードセグメントを
含む。この実行可能なコードはハードウェアの互換性と
システム構成の妥当性を判断するためにこのデータ情報
を使用する。ハードウェアの両立性と適正なシステム構
成についてのテスト後に、この実行可能なコードがＲＡ
ＭにＢＩＯＳイメージをロードする。ＢＩＯＳイメージ
はＲＯＭＢＩＯＳに続き、そしてマシンのオペレーショ
ンを開始するためにこのオペレーションシステムをロー
ドする。説明の便宜上、マスタブートレコードの実行可
能なコードセグメントをＭＢＲコード、データセグメン
トをＭＢＲデータと呼ぶ。

第３図はＲＯＭ−ＢＩＯＳからなる異ったコードモジュ
ールを示すメモリマツプを示す。ＲＯＭ−Ｂ　Ｉ　ＯＳ
は電源オン自己テスト（ＰＯ８Ｔ）ステージＩモジュー
ル７０．イニシャルＢＩＯＳロード（ＩＢＬ）ルーチン
モジュール７２．ディスケットモジュール７４．ハード
ファイルモジュ−ルア６、ビデオモジュール７８１診断
パネルモジュール８０およびハードウェア互換性データ
８２を含む。要するに、ＰＯ３ＴステージＩ７０はシス
テムのプリイニシャライゼーションとテストを行う。Ｉ
ＢＬルーチン７２はＢＩＯＳイメージがディスクからロ
ードされるべきかディスケットからロードされるべきか
を決定し、互換性をチエツクしそしてマスタブートレコ
ードをロードする。

ディスケットモジュール７４はディスケット駆動機構に
ついての入力／出力機能を与える。ハードファイルモジ
ュール７６は固定ディスク等への１１０を制御する。ビ
デオモジュール７８はビデオデイスプレィに接続するビ
デオＩ１０コントローラへの出力機能を制御する。診断
パネルモジュール８０はシステム用の診断デイスプレィ
装置に対する制御を与える。ハードウェア互換性データ
８２は第５図について述べるシステムモデルおよびサブ
モデル値のような値を含む。

第４図は固定ディスクまたはディスケットからシステム
にＢＩＯＳイメージをロードするためのプロセス全体を
示す。このシステムが附勢されると、システムプロセサ
がステップ１００においてＰＯＳＴステージＩの入口点
へと導かれる。

ＰＯＳＴステージＩはシステムを初期化し、選択された
ＤＡＳＤからのＢＩＯＳイメージのロードに必要なシス
テム機能のみをステップ１０２でテストする。特にＰＯ
８ＴステージＩはプロセサ／プラナ機能、診断パネル、
メモリサブシステム、割込みコントローラ、タイマー、
ＤＭＡサブシステム、固定ディスクＢＩＯＳルーチン（
ハードファイルモジュール７６）および必要であればデ
ィスケットＢＩＯＳルーチン（ディスケットモジュール
７４）を初期化する。

ＰＯ３Ｔステージｌがシステムをブレイニシャライズし
た後に、ＰＯ８ＴステージＩはイニシャルＢＩＯＳロー
ドモジュール７２に含まれるイニシャルＢＩＯＳロード
（ＩＢＬ）ルーチンにこのシステムプロセサを導く。こ
のＩＢＬルーチンはまずＢＩＯＳイメージが固定ディス
クに記憶されるかあるいはディスケットからロードされ
るかを決定し、次にステップ１０４において選択された
媒体（ディスクかディスケットか）からＲＡＭにマスタ
ブートレコードをロードする。マスタブートレコードは
ＭＢＲデータとＭＢＲコードを含む。

ＭＢＲデータは検査用であり、ＭＢＲコードはＢＩＯＳ
イメージのロードのために実行される。

ＩＢＬルーチンの詳細は第６Ａ−Ｄ図に示しである°。

第４図において、ＩＢＬルーチンがマスタブートレコー
ドをＲＡＭにロードした後にステップ１０６においてシ
ステムプロセサがＭＢＲコードのスタートアドレスに向
けられて実行を開始する。

ＭＢＲコードはＢＩＯＳイメージの確認の決定とシステ
ム構成の検査のための一連の妥当性テストを行う。この
ＭＢＲコードの詳細は第７図に示しである。

これら妥当性テストにもとづき、ＭＢＲコードはＢＩＯ
ＳイメージをＲＡＭにロードし、そしてステップ１０８
において制御を主メモリに新しくロードされたＢＩＯＳ
イメージへと移する。特に、ＢＩＯＳイメージは前にＲ
ＯＭ−ＢｉＯ３があったアドレススペースにロードされ
る。すなわちＲＯＭ−ＢｉＯ２がＥＯＯＯＯＨから ＦＦＦＦＦＩ（にアドレスされるとすると、ＢＩＯＳイ
メージはこのＲＡＭアドレススペースにロードされ、か
くしてＲＯＭ−Ｂ　Ｉ　Ｏ３に代えられる。次に制御は
新しくロードされたＢＩＯＳイメージに含まれるＰＯ８
Ｔステージ■に移され、かくしてＲＯＭ−Ｂ　１０Ｓは
放棄される。このときＲＡＭにあるＰＯＳＴステージ■
はステップ１１０においてオペレーティングシステムブ
ートラロードするために残りのシステムを初期化しテス
トする。このシステムが初期化されテストされた後に、
ステージｎＰＯ５Ｔがステップ１１２−１１４において
オペレーティングシステムをロードするためにオペレー
ティングシステムブートに制御を移す。ウオームスター
ト中にプロセサはステップ１００−１０６をバイパスし
てステップ１０８に導かれる。

現時点ではマスタブートレコードの形式の表示を説明す
ることが、明確化のために適当である。

第５図はマスタブートレコードの形式を示す。

ブートレコードは実行可能なコードセグメント１２０と
データセグメント１２２−１３８を含む。

ＭＢＲコード１２０はＲＯＭ−Ｂ　ＩＯＳの識別検査、
ＩＢＬブートレコードがシステムと両立しうるかどうか
のチエツク、システム構成の検査および選ばれたＢＡＳ
Ｄ　（ディスクまたはディスケット）からのＢＩＯＳイ
メージのロードに応答しうるＤＡＳＤに依存するコード
を含む。データセグメント１２２−１３８は媒体の限定
、マスタブートレコードの識別と検査、ＢＩＯＳイメー
ジの配置およびＢＩＯＳイメージのロードに用いられる
情報を含む。

マスタブートレコードはブートレコードシグネチャーに
より識別される。プートレコードシグネネチャ−１２２
はレコードのはじめの３バイト内の文字列ｒＡＢＣＪの
ような固有のビットパターンである。マスタブートレコ
ードの保全性は、ブートレコードがロードされるとき計
算された検査合計値と比較される検査合計値１３２によ
りテストされる。データセグメントは更に少くとも１個
の互換可能なプラナＩＤ値１３４、互換可能なモデルお
よびサブモデル値１３６を含む。マスタブートレコード
のプラナＩＤ値はマスタブートレコードが有効なプラナ
を限定する。同様にマスタブートレコードのモデルおよ
びサブモデル値はマスタブートレコードが有効であるプ
ロセサとプラナ１１０構成を夫々限定する。ブートレコ
ードのシグネチャーと検査合計は有効なマスタブートレ
コードを識別し、モしてブートレコードのプラナＩＤ、
ブートレコードのモデルおよびブートレコードのサブモ
デル比較はシステムと両立しうるブートレコードの識別
とシステム構成の有効性の決定に用いられる。他の値で
あるブートレコードパターン１２４はＲＯＭ−Ｂ　ＩＯ
Ｓの妥当性の決定に用いられる。ブートレコードパター
ン１２４はＲＯＭに記憶された対応するパターン値と比
較される。それらが一致することは有効なＲＯＭ−ＢＩ
ＯＳが選ばれた媒体からのＢＩＯＳイメージのロードを
初期化したことを示す。

以下にマスタブートレコードの夫々の値とそれらの機能
を詳述する。

ＭＢＲ識別子（１２２）：　　ＩＢＬブートレコードの
はじめの３バイトはｒＡＢｃＪのような文字からなりつ
る。このシグネチャーはブートレコードの識別に用いら
れる。

ＭＢＲコードセグメント（１２０）：　　このコードは
対応するプラナＩＤとモデル／サブモデル値の比較によ
りブートレコードのプラナおよびプロセサとの両立性を
検査する。これらの値の一致は選ばれた媒体からシステ
ムＲＡＭへのＢＩＯＳイメージのロードを生じさせる。

システムイメージ（メモリロードされたＢＩＯＳイメー
ジ）検査合計が有効であり媒体ロードエラーが生じない
ならばＭＢＲコードは制御をシステムイメージでのＰＯ
ＳＴステージ■ルーチンに移す。

ＭＢＲパターン（１２４）：　　ＩＢＬ、ブートレコー
ドデータセグメントのはじめのフィールドは文字列ＦＲ
ＯＭ−ＢＩＯＳ１９８９Ｊのようなパターンを含む。こ
の文字列はＲＯＭ内に記憶された対応する値（ＲＯＭ−
パターン）に対しブートパターン値を比較することによ
りＲＯＭ−ＢＩＯＳの妥当性チエツクに用いられる。

ＭＢＲ版デート（１２６）：　　マスタブートレコード
は更新のための版デートを含む。

システム区画ポインタ（１２８）：　　データセグメン
トはステージ■ＰＯ８Ｔで用いるための媒体システム区
画領域のはじめに対する媒体ポインタを含む。ＩＢＬデ
ィスケットではこのポインタはトラック−へッドーセッ
タ形式であり、ディスクでは相対ブロックアドレス（Ｒ
Ｂ　Ａ）形式である。

システム区画タイプ（１３０）：　　システム区画タイ
プは媒体システム区画の構造を示す。３つのシステム区
画構造のタイプ、すなわち、全、最小および無、がある
。全システム区画はＢＩＯＳイメージおよびマスタブー
トレコードに加えてセットアップユーティリティおよび
診断を含む。最小システム区画はＢＩＯＳイメージとマ
スタブートレコードのみを含む。システムがＩＢＬイメ
ージを有さないハードファイルへのアクセスを有さない
ことがあり、この場合にはシステム区画タイプは無とな
る。この例ではＩＢＬはディスケットから生じることに
なる。これら三種のシステム区画タイプにより媒体上に
システム区画が占めるスペースの融通性が生じる。

検査合計値（１３２）：　　データセグメントの検査合
計値はマスタブートレコードコードのレコード長値（１
，５にバイト）についての有効検査合計を発生するため
に初期化される。

ＭＢＲプラナＩＤ値（１３４）：　　データセグメント
は両立しうるプラナＩＤを限定するワード列のような値
を含む。各ワードは１６ビツトのプラナＩＤからなり、
この列はワード値０で終る。システムのプラナＩＤが列
中のワードの内の１個のような、マスタブートレコード
内のプラナＩＤ値と一致するとＩＢＬ媒体イメージはシ
ステムプラナと両立しつる。システムのプラナＩＤがこ
の列内のいずれのワードとも一致しないならばＩＢＬ媒
体イメージはシステムプラナと両立しえない。

ＭＢＲモデルおよびサブモデル値（１３６）：このデー
タセグメントは両立しうるプロセサを限定するワード列
のような値を含む。各ワードはモデルおよびサブモデル
値からなり、このワード列はワード値０で終了する。シ
ステムのモデルおよびサブモデル値（ＲＯＭに記憶され
たもの）がこのワード列中の１９のワードと一致するな
らばＩＢＬ媒体イメージはそのシステムプロセサと互換
性がある。ＲＯＭモデル値とＲＯＭサブモデル値がこの
ワード列中のいずれかのワードとも一致しないならばＩ
ＢＬ媒体イメージはこのシステムプロセサと互換性をも
たない。

ＭＢＲマツプ長（１３８）：　　ＩＢＬマツプ長は媒体
イメージブロック数に対し初期化される。云い換えると
、ＢＩＯＳイメージが４個のブロックに分割されるなら
ばマツプ長は４となり、４個のブロックポインタ／長フ
ィールドを示す。一般にこの長さは、媒体イメージは１
個の連続した１２８にブロックであるから１にセットさ
れる。

ト値はバイト／セフタで媒体セクタサイズに対し初期化
される。

媒体イメージブロックポイント（１３８）：　　この媒
体イメージブロックポインタは媒体上でシステムイメー
ジブロックを見つけ出す。通常は、媒体イメージが１個
の連続したブロックとして記憶されながら１個のポイン
タが存在する。ＩＢＬディスケットではポインタはトラ
ック−ヘッド−セクタ形式となっており、ディスクは相
対プロ・ツクアドレス形式となっている。

媒体イメージブロック長（１３８）：　　媒体イメージ
ブロック長さは対応するイメージプロ・ツクポインタに
置かれたブロックのサイズ（セクタ）を示す。ＢＡＳ　
ＩＣ用のスペースを含む１２８にの連続する媒体イメー
ジの場合には、このフイルールドは２５６にセットされ
てＢＩＯＳイメージブロックが媒体イメージブロックポ
インタ位置からはじまり２５６個のセクタ（５１２バイ
ト／セクタ）からなることを示す。

第６Ａ〜６Ｄ図はＩＢＬルーチンの詳細なフローチャー
トである。正常状態ではＩＢＬルーチンはシステムの固
定ディスクからＲＡＭの特定のアドレスにマスタブート
レコードをロードし、そしてシステムプロセサをこのマ
スタブートレコードのコードセグメントの実行開始へと
導く。またＩＢＬルーチンは、マスタブートレコードが
ディスケットからロードされうるディスケットデフォル
トモードを含む。しかしながら、ＩＢＬルーチンはシス
テムがシステムの固定ディスク上にＩＢＬ媒体を含みそ
して有効パスワードがＮＶＲＡＭにあるならばディスケ
ットデフォルトモードの実行を許可しない。ユーザーは
ＮＶＲＡＭにそのパスワードをセットしうる。ディスケ
ットデフォルトモードを防止する目的はディスケットか
らの許可されないＢＩＯＳイメージのロードを防止する
ことである。云い換えると、ディスケットデフォルトモ
ードはシステムの固定ディスクが動作不能であり、ユー
ザがディスケットからのロードを望むことを示す（パス
ワードのセットにはよらない）ときにのみ用いられる。

ＩＢＬルーチンがいずれの媒体からのマスタブートレコ
ードのローディングをしえないならばエラーメツセージ
が発生されてこのシステムが停止する。

第６Ａ図において、通常、システムはシステム固定ディ
スクを含み、このディスクがＩＢＬルーチンで初期化さ
れる（ステップ１５０）。固定ディスクがパーソナルコ
ンピュータシステムのドライブＣ用の構成とされている
ものとしまたドライブＡがディスケット駆動機構とに割
りふられているとすると、ＩＢＬルーチンはドライブＣ
がＩＢＬ媒体を含むかどうかの決定をステップ１５２で
行う。このプロセスの詳細を第６Ｂ図に示す。ＩＢＬル
ーチンは固定ディスクの最後の３セクタからの読取りを
スタートしてそれを９９セクタについて、あるいは有効
マスタブートレコードが見い出されるまで媒体ポインタ
を減算しながら続ける。マスタブートレコードが見い出
されたならば、ステップ１５６でシステムプラナとプロ
セサの互換性についてチエツクする。互換性がなければ
ステップ１５８でエラーが出される。ステップ１５２に
おいて固定ディスク（１次ハードファイル）の最後の９
９セクタにマスタブートレコードがなければ、ステップ
１５４でエラーが出される。

ステップ１５６でマスタブートレコードがあれば一連の
有効性チエツクが行われ、マスタブートレコードがコン
ピュータシステムと両立しうるかどうかを決定する。更
に、このシステムの構成がチエツクされる。このプロセ
スの詳細を第６Ｄ図に示す。ブートレコードがプラナＩ
Ｄ、モデルおよびサブモデルと両立出来そして更にシス
テム構成が変更されていなければ、マスタブートレコー
ドがロードされそしてそのコードセグメントがステップ
１６０で実行される。

ステップ１５４と１５８において、固定ディスクからマ
スタブートレコードをロードする際にエラーが生じある
いは固定ディスクが使用出来ない場合には、ＩＢＬルー
チンはステップ１６２で有効パスワードがＮＶＲＡＭに
含まれているかどうかを決定する。このパスワードはＢ
ＩＯＳイメージがディスケットからロードされうるかど
うかを決定する。このパスワードはセットアップユーテ
ィリティを動かすユーザにより設置されているときにの
み存在する。パスワードがＮＶＲＡＭに設置されていれ
ば、ステップ１６４においてＢＩＯＳイメージはディス
ケットからロードされないようにされる。これはユーザ
に、固定ディスク上のＢＩＯＳイメージでのみシステム
にロードしうるようにすることによりシステムのオペレ
ーションの完全性を保証しつるようにする。このパスワ
ードはＮＶＲＡＭに記憶された文字列の形をとることが
出来る。

ステップ１６２において、ＮＶＲＡＭ内に有効パスワー
ドがなく、ＢＩＯＳイメージがディスケットからロード
しうる場合には、ＩＢＬルーチンがステップ１６６にお
いてディスケットサブシステムを初期化する。このＩＢ
Ｌルーチンはステップ１６８においてドライブＡがディ
スケット上にＩＢＬ媒体を含むかどうかを決定する。ド
ライブＡがＩＢＬ媒体を含んでいなければステップ１７
０において無効ディスケットがドライブに挿入されてい
ることをユーザに知らせるためのエラーが発生する。ス
テップ１６８の詳細を第６Ｃ図に示す。

ステップ１６８において、ドライブＡがＩＢＬ媒体につ
いてチエツクされた後に、マスタブートレコードがＲＡ
Ｍにロードされそしてこのコードセグメントがステップ
１６０で実行される。ディスケットについてはＩＢＬル
ーチンは固定ディスクシステムに用いた妥当性チエツク
を含まない。

例えばシステムに新しいプロセサが加えられる場合には
新しくＢＩＯＳイメージがディスケットに含まれること
になる。新しいプロセサは固定ディスクからのローディ
ングについて妥当性エラーを生じさせるから、ＩＢＬル
ーチンはＢＩＯＳイメージをディスケットからロードす
ることによりこれらテストをバイパスする能力を与える
。

再キャピチュレート（ｒｅｃｏｐｉ　ｔｕｌａｔｅ）の
ために、マスタブートレコードはブートレコード値に対
するシステムプラナＩＤとプロセサモデル／サブモデル
値の整合によりシステムとの互換性についてチエツクさ
れる。ディスクについてはこのチエツクはまずＩＢＬル
ーチン７２で行われ、次にＩＢＬブートレコードにおい
て再び行われる。この第１チエツク（ＩＢＬルーチンに
おける）はブートレコードがシステムと両立することを
確実にするために行われ、第２チエツク（ブートレコー
ドにおける）は両立するＲＯＭが制御を確実にブートレ
コードに移させるために行われる。ディスクブートレコ
ードで行われるチエツクは、ＩＢＬルーチンの互換性が
すでにチエツクされていることになるから両立性ＲＯＭ
については誤りはない。

一方、互換性チエツクはディスケットについては行われ
ない。プラナ／プロセサの互換性はディスケットのブー
トレコードの実行中にのみチエツクされる。この方法に
より、基準ディスケットからの新しいＢＩＯＳイメージ
のローディングの将来の変更が可能になる。

第６Ａ図のＩＢＬルーチンにおける妥当性テストを更に
詳細に説明する。第６Ｂ図は第６Ａ図における有効マス
タブートレコードがドライブＣにあるかどうかの決定の
ためのステップ１５２の詳細なフローチャートである。

このプロセスはステップ２００でＩＢＬルーチンがドラ
イブＣにアクセスしつるようにするドライブパラメータ
を得ることにより開始する。ＩＢＬロード位置がステッ
プ２０２においてディスクから最後の３セクタ（これら
セクタは通常マスタブートレコードを含む）にセットさ
れる。ディスクからマスタブートレコードを読取る回数
を示すロードカウントがステップ２０４において１にセ
ットされる。３個のセクタがステップ２０６においてＩ
ＢＬロード位置でディスクから読取られる。ステップ２
０８−２１０においてディスクドライブエラーが検出さ
れ、ディスク読取エラーが生じればそれがリポートされ
る。このプロセスは次にステップ２１２−２１４におい
てエラーの指示を行いもとにもどる。

ステップ２０８でドライブエラーが生じていなければ、
そのディスクレコードがステップ２１６においてマスタ
ブートレコードシグネチャについて走査される。文字ｒ
ＡＢｃＪのようなこのブートレコードシグネチャはディ
スクレコードのはじめの３バイトと比較される。デイフ
レコードが有効ブートレコードシグネチャ（文字ｒＡＢ
ｃＪ）を有しそしてメモリにロードされたディスクレコ
ードが計算された検査合計がブートレコードの検査合計
に等しければ、このディスクレコードはステップ２１８
においてエラーを有さない有効ブートレコードとして示
される。ステップ２１４においてこのプロセスはもとに
もどる。

ステップ２１６においてブートレコードシグネチャまた
は検査合計が有効で弗れば、ロードカウントがステップ
２２０において１だけ増加される。

このロードカウントはステップ２２２において９９のよ
うな予定の定数と比較される。ブートレコードの読取を
９９回試み、不成功である場合にはステップ２２４，２
１２および２１４においてエラーが示されモしてもとに
もどる。ブートレコードの読取りが９９回より少いとき
はＩＢＬロード位置がステップ２２６で１だけ減算され
そして３個の新しいセクタがステップ２０６で新しいロ
ード位置から読取られる。かくして最後の９９個のセク
タ（３３コピーに等価）から有効ＩＢＬブートレコード
がロードされえないときにはエラー条件がセットされて
制御がＩＢＬルーチンにもどされる。

マスタブートレコードをドライブＡのディスケットから
ロードすることについての詳細を示す第６Ｃ図において
、まずドライブＡのアクセスのための、ディスケットド
ライブパラメーターがステップ２３０でとり出される。

ＩＢＬロード位置がステップ２３２においてディスケッ
トの最後の３個のセクタ（シリンダ、ベツドおよびセク
タフォーマット）にセットされる。これら３個のセクタ
がステップ２３４で読取られる。ステップ２３６−２３
８においてディスケットドライブエラーが検出されると
エラーが示される。ステップ２４０−２４２においてエ
ラー条件がセットされ、制御がＩＢＬルーチンにもどさ
れる。

ステップ２３６においてドライブエラーが検出されない
と、ディスケットレコードはステップ２４４においてブ
ートレコードシグネチャにつきチエツクされそして検査
合計が計算される。ステップ２４４，２４６，２４０，
２４２においてブートレコードシグネチャがなくあるい
は検査合計が無効であればエラーが示されて制御がＩＢ
Ｌルーチンにもどされる。ステップ２４８と２４２にお
いて有効ブートレコードシグネチャと有効検査合計が検
査されるとインジケーションがセットされそして制御が
ＩＢＬルーチンにもどされる。ディスケットロードにお
いてＩＢＬルーチンは固定ディスクロードにおけるよう
に媒体を介してサーチを行わない。それ故ディスケット
ロードではＩＢＬ媒体はディスケットの特定の位置に記
憶されねばならない。

最後に第６Ｄ図はシステムプラナとプロセサの互換性お
よび適正なシステム構成についてのＩＢＬルーチンにお
けるテスト方法を示す。ステップ２６０においてマスタ
ブートレコードが、システムプロセサにより読取られた
システムプラナＩＤに対しブートレコードプラナＩＤ値
を比較することによりシステムとの互換性につきチエツ
クされる。システムプラナＩＤがブートレコードプラナ
ＩＤ値と一致しないときはこのマスタブートレコードが
このプラナと両立しないことを示す。

ステップ２６２，２６４，２６６においてエラーが示さ
れ制御はＩＢＬルーチンにもどる。

マスタブートレコードがプラナと両立するのであればス
テップ２６８においてプロセサとの両立についてマスタ
ブートレコードがチエツクされる。

ブートレコードのモデル値とサブモデル値がＲＯＭに記
憶されたモデル値とサブモデル値と夫々比較される。一
致しないときは新しいプロセサが多分挿入されており、
このブートレコードがその新しいプロセサと両立しない
ことになる。ステップ２７０，２６４，２６６において
エラーが示されそして制御はＩＢＬルーチンにもどる。

マスタブートレコードがプラナとプロセサに対し両立す
るのであればステップ２７２でＮＶＲＡＭが信頼出来る
かどうかについてのチエツクを行う。

ＮＶＲＡＭが信頼出来なければステップ２７４゜２６６
においてエラーが示されそして制御がＩＢＬルーチンに
もどる。ＮＶＲＡＭが信頼出来ればステップ２７６にお
いてシステム構成がチエツクされる。ＮＶＲＡＭに記憶
されたモデル値とサブモデル値がＲＯＭに記憶されたモ
デルおよびサブモデル値と一致しない場合は、システム
構成が変更したことを示す。この最後の比較は構成エラ
ーのみを示す。構成エラーが生じるとユーザーに対しエ
ラーが発生される。このエラーはＳＥＴ構成を最後に動
かした後にシステム構成が変更されたことをユーザに示
すものである。ステップ２７８．２６４，２６６におい
て、ユーザは変更された構成についての情報を受けそし
て制御がＩＢＬルーチンにもどされる。このエラーは致
命的なものではなく、ＳＥＴ構成（構成プログラム）を
実行すべきことをユーザに知らせるものである。

ステップ２７６でシステムモデル／サブモデル値が一致
すると、ステップ２７４，２６６で互換性のインジケー
ションがセットされルーチンにもどる。このように、マ
スタブートレコードとシステムの両立性はシステム構成
が変化したかどうかの決定にもとづきテストされる。

ＩＢＬルーチンがマスタブートレコードをＲＡＭにロー
ドした後に、制御がＭＢＲコードスタートアドレスに移
される。第７図においてマスタブートレコードの実行可
能コードセグメントがまずステップ３００においてＲＯ
Ｍへのブートレコードパターンを検査する。マスタブー
トレコード内のパターンがＲＯＭ内のパターンと一致し
ない場合にはステップ３０２と３０５においてエラーが
発生され、システムは停止する。ＲＯＭとブートレコー
ドのパターンの一致についてのチエツクはディスクまた
はディスケットからロードされたマスタブートレコード
がプラナボード上のＲＯＭと確実に両立しうるようにす
ることである。

ステップ３００でＲＯＭのパターンがブートレコードの
それと一致すれば、ＭＢＲコードがステップ３０４でシ
ステムプラナＩＤ値、モデルおよびサブモデル値に対応
するマスタブートレコード値と比較する。このプロセス
は第６Ｄ図において述べた。これら値が一致しない場合
にはマスタブートレコードがシステムプラナおよびプロ
セサと両立しないことあるいはシステム構成が変わって
いることであり、ステップ３０６でエラーが発生される
。そのときステップ３０５でこのシステムは停止する。

ステップ３０４においてシステムプラナＩＤ値、モデル
およびサブモデル値が対応するマスタブートレコード値
と一致すると、ステップ３０８でＭＢＲコードが選ばれ
た媒体からシステムＲＡＭにＢＩＯＳイメージをロード
する。ステップ３１０でデータ読取において媒体ロード
エラーが生じると、ステップ３１２と３０５においてエ
ラーが発生されてシステムが停止する。ステップ３１０
で媒体ロードエラーが発生しないと、ステップ３１４で
検査合計がメモリ内のＢＩＯＳイメージについて計算さ
れる。この合計が無効であればステップ３１８と３０５
でエラーが発生されてシステムが停止する。ステップ３
１６での検査合計が有効であればステップ３２０でシス
テム区画ポインタが記憶されそしてステップ３２２でシ
ステムプロセサがＰＯ３ＴステージＨに移されてシステ
ムのローディングを開始する。

このように直接アクセス記憶装置からＢｉＯ２をロード
する方法および装置をここに示した。

ＢｒＯ３をロードする前に直接アクセス記憶装置のＢＩ
ＯＳイメージがシステムとの両立性につきチエツクされ
る。更にシステム構成が適正かどうかをチエツクするテ
ストが含まれる。これらテストにもとづき、ＢＩＯＳイ
メージが実行されるべきものとしてＲＡＭにロードされ
る。

【図面の簡単な説明】

第１図は第２図に示すパーソナルコンピュータシステム
のシステムブロック図、 第２図は複数の直接アクセス記憶装置に電気的に接続す
るシステムプラナボードを示すパーソナルコンピュータ
システムの一部破断図、第３図はプラナボードに含まれ
るＲＯＭＢ　Ｉ　Ｏ８用のメモリマツプ、 第４図は直接アクセス記憶装置からＢＩＯＳイメージを
ロードするためのプロセスのフローチャート、 第５図はマスタブートレコード用レコードフォーマット
、 第６Ａ図はＩＢＬルーチン用フローチャート、第６Ｂ図
は固定ディスクからＢＩＯＳイメージのロード用のフロ
ーチャート、 第６Ｃ図はディスケットからＢＩＯＳイメージのロード
用のフローチャート、 第６Ｄ図はマスタブートレコードとプラナ／プロセサと
の間の互換性のチエツクの詳細フローチャート、 第７図はマスタブートレコードの実行可能コードセグメ
ントの動作を示すフローチャートである。 １０・・・パーソナルコンピュータシステム、１２−１
６・・・ＤＡＳＤ、１８・・・Ｉ１０スロット、２２・
・・電源、２４・・・プラナボード、２６・・・システ
ムプロセサ、２８・・・局所母線、３０・・・メモリコ
ントローラ、３２・・・ランダムアクセスメモリ、３４
・・・母線コントローラ、３６・・・ＲＯＭ、４０・・
・直列／並列ボートインターフェース、４２・・・周辺
装置コントローラ、４３・・・Ｉ１０プラナ母線、４４
・・・キーボード、４６・・・マウス、４７・・・診断
パネル、４８・・・直列ボート、５０・・・並列ボート
、５２・・・キャシュコントローラ、５４・・・コプロ
セサ、５６・・・ＤＭＡコントローラ、５８・・・ＮＶ
ＲＡＭ、６０・・・５Ｃ８Ｉ　　Ｉ１０カード、６２・
・・固定ディスクドライブ、６４・・・ディスケットコ
ントローラ、６６・・・ディスケットドライブ、６８・
・・キャシュメモリ、７０・・・ＰＯＳＴステージＩモ
ジュール、７２・・・ＩＢＬルーチンモジュール、７４
・・・ディスケットモジュール、７６・・・ハードファ
イルモジュール、７８・・・ビデオモジュール、８０；
・・診断パネルモジュール、８２・・・ハードウェア互
換性データ。

Claims (1)

1. 【特許請求の範囲】 １、システムプロセサに電気的に結合して複数のデータ
   レコードを記憶することの出来る直接アクセス記憶装置
   と、 この直接アクセス記憶装置に含まれそして実行可能コー
   ドセグメントを含むマスタブートレコードと、 上記システムプロセサに電気的に結合する読取専用メモ
   リと、 を備え、 ＢＩＯＳの第１の部分がこの読取専用メモリに含まれ、
   このシステムと直接アクセス記憶装置を、上記マスタブ
   ートレコードをランダムアクセスメモリにロードするよ
   うに初期化し、 ＢＩＯＳの残部が直接アクセス記憶装置に含まれ、上記
   ＢＩＯＳの残部のランダムアクセスメモリへのロードを
   行うために、マスタブートレコードの実行可能なコード
   セグメントに制御を移し、パーソナルコンピュータシス
   テムのオペレーションを開始させてオペレーティングシ
   ステムをロードするため、上記ＢＩＯＳの残部がそのパ
   ーソナルコンピュータシステムの残部を初期化する、シ
   ステムプロセサとそれに電気的に接続するランダムアク
   セスメモリを含むパーソナルコンピュータシステムにＢ
   ＩＯＳをロードするための装置。 ２、前記直接アクセス記憶装置は固定ディスクである請
   求項１記載の装置。 ３、前記直接アクセス記憶装置はディスケットである請
   求項１記載の装置。 ４、前記マスタブートレコードはそれとの互換性をもつ
   パーソナルコンピュータシステムのハードウェア構成を
   示すデータセグメントを含み、更に前記読取専用メモリ
   は前記システムプロセサのハードウェア構成を示すデー
   タを含み、前記ＢＩＯＳの残部がランダムアクセスメモ
   リにロードされる前に前記ＢＩＯＳの第１部分がマスタ
   ブートレコードからのハードウェア構成データと読取専
   用メモリからのハードウェア構成データを比較してマス
   タブートレコードがシステムプロセサと互換であるかど
   うかを検査する請求項１記載の装置。 ５、前記マスタブートレコードのデータセグメントはマ
   スタブートレコードと互換性のあるシステムプラナを表
   わす値を含み、このシステムプラナは更にマスタブート
   レコードがそのシステムプラナと互換性があるかどうか
   を検査するためにそのシステムプラナを独自に識別する
   ための手段を含む請求項４記載の装置。 ６、前記マスタブートレコード上のハードウェア構成デ
   ータはモデル値とサブモデル値を含み、このモデル値は
   このマスタブートレコードと互換性のあるシステムプロ
   セサを識別し、サブモデル値はマスタブートレコードと
   互換性のあるシステムプラナのＩ／Ｏ構成を表わし、前
   記読取専用メモリはシステムプロセサを識別する対応す
   るモデル値とシステムプラナのＩ／Ｏ構成を表わすサブ
   モデル値を含み、マスタブートレコードの上記モデル値
   とサブモデル値は読取専用メモリの上記対応するモデル
   値とサブモデル値と夫々比較されてマスタブートレコー
   ドがシステムプロセサとシステムプラナのＩ／Ｏ構成と
   に互換性を有するかどうかを検査する請求項４記載の装
   置。 ７、前記ＢＩＯＳの第１部分はマスタブートレコードが
   システムハードウェアと互換性をもたないことを示す第
   １エラーを発生する請求項６記載の装置。 ８、前記パーソナルコンピュータシステムは更に前記シ
   ステムプロセサに電気的に接続する不揮発性ランダムア
   クセスメモリを含み、この不揮発性ランダムアクセスメ
   モリはシステム構成を示すデータを含み、このデータは
   システム構成が変更されるとき更新されるようになって
   おり、前記ＢＩＯＳの第１部分は上記不揮発性ランダム
   アクセスメモリ内の上記データと前記読取専用メモリ内
   の対応するデータを比較してシステム構成が変更したか
   どうかを決定する請求項１記載の装置。 ９、前記ＢＩＯＳの第１部分はシステム構成が変更して
   いることを示す第２エラーを発生する請求項８記載の装
   置。 １０、前記マスタブートレコードは前記直接アクセス記
   憶装置に含まれる他のレコードからマスタブートレコー
   ドを区別するためにそのレコードを識別するための識別
   手段を含む請求項１記載の装置。 １１、前記識別手段は予定の文字コードからなる請求項
   １０記載の装置。 １２、前記予定の文字コードは前記マスタブートレコー
   ドのコードセグメントの前段である請求項１１記載の装
   置。 １３、前記マスタブートレコードは前記ランダムアクセ
   スメモリにロードされたときのその有効性を検査するた
   めの検査合計値を含む請求項１０記載の装置。 １４、前記ＢＩＯＳの残部は前記ランダムアクセスメモ
   リにロードされたときその残部の有効性を検査するため
   の検査合計値を含む、請求項１記載の装置。 １５、前記マスタブートレコードは予定のパターンを含
   み、前記読取専用メモリは前記 ＢＩＯＳの第１部分が予定の読取専用メモリ内に含まれ
   ることを検査するために対応する予定のパターンを含む
   請求項１記載の装置。 １６、前記実行可能なコードセグメントは前記読取専用
   メモリが前記マスタブートレコードを両立しえないこと
   を示す第３エラーを発生する請求項１５記載の装置。 １７、システムプロセサと、 このシステムプロセサに電気的に接続した、主メモリと
   してのランダムアクセスメモリと、このシステムプロセ
   サに電気的に接続した複数のＩ／Ｏスロットを有するシ
   ステムプラナボードと、 このシステムプロセサに電気的に接続した、複数のデー
   タレコードを記憶することの出来る直接アクセス記憶装
   置と、 上記直接アクセス記憶装置に含まれたマスタブートレコ
   ードであり、そのマスタブートレコードと互換性のある
   パーソナルコンピュータシステムのハードウェア構成を
   表わすデータセグメントと、実行可能なコードセグメン
   トとを有するマスタブートレコードと、 上記システムプロセサに電気的に接続しそしてシステム
   のハードウェア構成を示すデータを有する読取専用メモ
   リと、を備え、 ＢＩＯＳの第１部分がこの読取専用メモリに含まれ、こ
   の第１部分がこのシステムと直接アクセス記憶装置を、
   マスタブートレコード内をロードするように、初期化し
   、この第１部分がこの読取専用メモリのハードウェア構
   成データに対してマスタブートレコードからのハードウ
   ェア構成データを比較して、システムプロセサに対する
   マスタブートレコードの互換性を検査するようになって
   おり、 ＢＩＯＳの残部が直接アクセス記憶装置に含まれ、この
   互換性の検査後に、ＢＩＯＳの第１部分のランダムアク
   セスメモリへのロードを行ったのに、マスタブートレコ
   ードの実行可能なコードセグメントに前記第１部分が制
   御を移す、 パーソナルコンピュータシステム。 １８、前記マスタブートレコードのデータセグメントは
   それと互換性のあるシステムプラナを表わす値を含み、
   このシステムプラナはマスタブートレコードとシステム
   プラナとの互換性を検査するためにシステムプラナを識
   別する手段を含む、請求項１７記載の装置。 １９、前記直接アクセス記憶装置は固定ディスクである
   請求項１７記載の装置。 ２０、前記マスタブートレコード上のハードウェア構成
   データはモデル値とサブモデル値を含み、モデル値はシ
   ステムプロセサを識別し、サブモデル値はシステムプラ
   ナのＩ／Ｏ構成を表わし、両値は前記読取専用メモリ内
   の対応する値と比較されてハードウェア構成に対するマ
   スタブートレコードの互換性を検査する請求項１７記載
   の装置。 ２１、前記パーソナルコンピュータシステムは不揮発性
   ランダムアクセスメモリを含み、このメモリはシステム
   構成を表わす値を記憶し、これらの値はシステム構成が
   変更されるときに更新されるようになっており、前記Ｂ
   ＩＯＳの第１部分はこの不揮発性ランダムアクセスメモ
   リ内の上記値を前記読取専用メモリ内の対応する値と比
   較してシステム構成が変ったかどうかを決定する請求項
   １７記載の装置。 ２２、システムプロセサに電気的に接続され、複数のデ
   ータレコードを記憶することの出来る直接アクセス記憶
   装置と、 システムプロセサに電気的に接続する読取専用メモリと
   、 を備え、 ＢＩＯＳの第１部分が読取専用メモリに含まれており、 ＢＩＯＳの残部がこの直接アクセス記憶装置に含まれて
   おり、 上記第１部分が、ランダムアクセスメモリにＢＩＯＳの
   上記残部をロードするために、システムプロセサと直接
   記憶装置を初期化し、ＢＩＯＳの上記残部は、システム
   オペレーションを援助するために上記第１部分に有効に
   とり代るようになった、 上記ランダムアクセスメモリに電気的に接続するシステ
   ムプロセサを有するパーソナルコンピュータシステムに
   ＢＩＯＳをロードする装置。 ２３、下記段階からなる、ランダムアクセスメモリと読
   取専用メモリと直接アクセス記憶装置とに電気的に接続
   するシステムプラナに対し電気的に接続するシステムプ
   ロセサを有するパーソナルコンピュータシステムの上記
   直接アクセス記憶装置からＢＩＯＳをロードする方法。 （イ）読取専用メモリ内にあるＢＩＯＳの第１部分によ
   りシステムを初期化する段階、 （ロ）マスタブートレコードとＢＩＯＳの残部を有する
   直接アクセス記憶装置をＢＩＯＳの上記第１部分で初期
   化する段階、 （ハ）実行可能なコードセグメントと、上記ＢＩＯＳ残
   部と互換性を有するシステムのハードウェアを表わすデ
   ータを有するデータセグメントと、を含むマスタブート
   レコードを、ランダムアクセスメモリにＢＩＯＳの上記
   第１部分でロードする段階、 （ニ）システムハードウェアを表わすデータを読取専用
   メモリに記憶された対応する互換性データと比較するこ
   とによりマスタブートレコードとシステムハードウェア
   の互換性を検査する段階、（ホ）ランダムアクセスメモ
   リにＢＩＯＳ残部をロードするためにマスタブートレコ
   ードのコードセグメントを実行する段階、 （へ）ＢＩＯＳ残部がランダムアクセスメモリにロード
   された後に制御をその残部に移す段階。 ２４、前記段階（ニ）は次の段階からなる請求項２３記
   載の方法。 （ト）マスタブートレコードがプラナと互換であるかど
   うかを、システムプロセサによりアクセス可能なプラナ
   ＩＤと、マスタブートレコードのデータセグメント内に
   記憶されたプラナＩＤ値と、比較することにより検査す
   る段階、 （チ）マスタブートレコードがシステムプロセサおよび
   プラナのＩ／Ｏ構成と互換であるかどうかを、読取専用
   メモリに記憶されたモデルおよびサブモデル値と、マス
   タブートレコードのデータセグメント内に記憶されたモ
   デルおよびサブモデル値と、夫々記憶することにより検
   査する段階。 ２５、システムプロセサに電気的に接続する不揮発性メ
   モリを有し、このメモリがシステム構成を表わすデータ
   を含み、更に下記段階を含む、請求項２３記載の方法。 （リ）システム構成が変化したかどうかを決定するため
   に、不揮発性ランダムアクセスメモリ内のデータを読取
   専用メモリ内のデータと比較する段階、 （ヌ）直接アクセス記憶装置からのＢＩＯＳのロードの
   前にシステム構成が変化したことの指示を発生する段階
   。 ２６、前記段階（ハ）が更に下記段階を含む、請求項２
   ３記載の方法。 （ル）マスタブートレコードを直接アクセスイメージ装
   置上の予定の数のレコードにわたりサーチする段階、 （オ）マスタブートレコード内に含まれる識別手段によ
   りマスタブートレコードを識別する段階、 （ワ）直接アクセス記憶装置上のデータレコードの内に
   マスタブートレコードを置くことによりランダムアクセ
   スメモリにマスタブートレコードをロードする段階。 ２７、マスタブートレコードのローディングを有効化す
   る段階を更に含む請求項２４記載の方法。